試題ICC_2014

1、PR :1。 不通過ECO的方式，后端工具可以直接在P&R的過程中添加Physical only的CELL嗎？比如CORNER cell, Filler cell. 在輸出的網表里會有這些CELL的信息嗎？可以，create_cell2。 Tie High/Tie Low CELL的作用是什么？電壓鉗位單元，因為數(shù)字電路某些信號端口或者閑置的信號端口需要鉗位在固定邏輯電平上，這樣通過tie high與vdd相連或者tie low 與vss相連，使其維持于固定電位上。3。 Floorplan時，擺放IP要注意哪些問題？ 4。 PG ring/PG strape的用途是什么？如何規(guī)劃？PG

2、ring是指為了均勻供電，包圍在標準單元周圍的環(huán)形金屬，是供電IO單元和標準單元連接電源環(huán)的橋梁。供電IO單元通過金屬連接電源環(huán)，標準單元通過followpins連接到電源。電源環(huán)主要三個參數(shù)來規(guī)劃：電源環(huán)的寬度w，電源環(huán)的間距d和電源環(huán)的對數(shù)n，間距d根據(jù)廠家給出的最小的間距決定，一般為其兩倍左右。電源條線PG strape,芯片內部縱橫的電源線路5。 High fanout的優(yōu)化是在PR的什么步驟中完成的？為什么要處理high fanout?CTS 可能產生timing的問題和congestionPlace reset 信號 buffer等6。 IR DROP過大，有哪些方法可以解決？為了

3、減少 IR Drop，主要是減少電源網絡的電阻，實際設計中的的主要方法就是 Power Grid，即網格狀的橫的和豎的金屬層(Power Strap)。這些 Power Grid 同樣也同 Power Ring 相連，從而減少了整個電源網絡的電阻。問題是，這個 Power Grid的密度和Power Strap的寬度該如何確定。就密度而言，自然是夠用即可，從而節(jié)省布線資源。就寬度而言，考慮的主要是電流密度的影響。電流密度過大會導致金屬層失效。減少電流密度的方法是加寬金屬。7。 可以用什么方法在PR早期避免繞線擁塞的問題？congestion說明走線太多，要把那一塊的cell推開一些； 避免使用

4、端口太多（>6個）太密的組合邏輯單元； 不要把單元放在M2的power mesh下； macro邊上不要放單元； 使用congestion driven的place和opt； 遇到十分嚴重的congestion時，減小global route可以使用的資源，比如在encounter里面可以讓trail route在若干條走線后，空出一根走線。8。 lib文件中都有哪些內容？The Liberty (.lib) files are ASCII-format files that fully describe the cell logic, timing, and power charact

5、eristics of the leaf-level logic cells.9。 SDC文件中一般定義些什么？寫出相關的命令。每個時鐘信號的定義，每個IO端口的輸入輸出延遲。set_clock_latency set_clock_uncertainty set_clock_transition10。 為什么要做CTS？時鐘信號時芯片數(shù)據(jù)傳輸?shù)幕鶞剩瑢τ谕綌?shù)字系統(tǒng)的功能、性能和穩(wěn)定性起決定性作用，用時鐘網絡來驅動電路所有的時序單元，時鐘網絡信號通常是扇出最大、運行距離最長、運行速度最高的信號。做CTS就是為了保證每個信號都在時鐘控制下有序的傳遞。11。 加CAP FILLER的目的是什么？C

6、ap有endcap和decap兩種，不知道這個是問的那個，如果是endcap，是填充拐角處IO單元的空隙，使他們形成電源和地的環(huán)狀網絡。但有時endcap可以為其提供一個去耦作用就是decap，？12. ANTENNA 一般的解決方法有哪些？Plasma刻蝕工藝和離子注入過程中，在柵極積累大量的電荷，可能會放電擊穿柵極。一般解決是連通二極管或者跳轉到上一層金屬連通柵極。13. Pin和 port有什么區(qū)別？Pad：端口的物理名稱，包括一些IO的物理模塊，比如引腳，三態(tài)控制單元及三態(tài)電路等Port：端口，不見的是器件的最外層，可以是內部模塊的端口Pin：一般指具體器件的最外部引腳，一般跟位置聯(lián)系

7、較大，比如A20位置等等 pin 是單個的. 如一個IC有32pin,那么就是32個引腳.port并非單個引腳. 如: USB port,那是4或5個引腳. 再來8bit的單片機,port A那是有8個引腳14Operating_condition 指的是什么？在pre_cts之前，bc、wc或者ocv，MCMM會使用進行時序分析。是不是還有PVT？The operating conditions of a design include the process, voltage, and temperatureparameters under which the chip is intende

8、d to operateug p103頁15 BC_WC 和 OCV 這兩種時序分析類型有什么不同？Best case和worst case 分別指的是最佳和最差的情況，為CMOS中的NMOS/PMOS工作的PTV工藝角的條件，OCV，片上誤差，指在同一芯片下由于制造工藝的原因引起的偏差，表現(xiàn)為到兩個FF的時鐘路徑，本應該完全相同，卻出現(xiàn)差異bc-wc應該和MCMM放在一起討論，作為90nm以前工藝，由于工藝的線性特征比較好，可以只看兩個corner，其實是個省事但不嚴謹?shù)淖龇?，現(xiàn)在到90nm以下，沒辦法了，各個corner的setup/hold 都可能有問題，很難說看了那個另外幾個可以不看的

9、情況，所以就只能MCMM咯，所以MCMM也不是什么新技術，只是回歸正道而已。至于OCV，其實我一直覺得是一個霸道的設置，直接用設derate value的方式來假定每一條path都會出現(xiàn)片上偏差，其實是很悲觀的。造成片上偏差，大概幾個原因：工藝偏差（這個很難準確估計），電壓偏差（就是ir-drop），噪聲偏差（就是SI）。目前的流程SI分析已經用得很廣了，其實把IR-drop對timing造成的影響做反標的技術也成熟，不過好像用得不多，再就是所謂的Area-based的OCV，不過好像用得也很少。不過傳統(tǒng)OCV的做法太悲觀，估計會慢慢被新的分析方法代替。結果是不一樣的，slew選擇不同，bc_

10、wc模式下，setup用max slew，hold用min slewocv模式下，setup的launch path用 max slew，capture用min slew，hold反之除了slew選擇不同外，不知道是否其他的還有不同？derating和OCV沒有必然聯(lián)系，完全是兩個概念bc_wc模式下也可以deratig16 SPEF文件中的內容是什么？標準寄生交換格式，用于寄生參數(shù)提取。包括RC提取結果（SPF），以及電感L和轉換時間slew.17 GDS 文件的內容是什么？標準版圖描述語言，用二進制的格式記錄版圖的幾何圖形、拓撲關系、結構層級及信息。18 什么是Internal power

11、 / short power/ leakage power/ switch power ?Internal power：在動態(tài)功耗中，當NMOS和PMOS都處于開啟狀態(tài)時，造成短路電流，引起內部功耗，以及由于對內部電容的充放電效應引起的功耗。Short power: CMOS短路電流引起的功耗Leakage power：泄露電流引起的功耗，靜態(tài)功耗，在此時電路處于開啟狀態(tài)，但整個電路沒有邏輯電平的變化產生。Switch power：輸出端門電路上電容的充放電引起的功耗。19 在做Memory Compilier的時候，如何決定ring的寬度？20 Inline IO 和 Stagger IO有

12、什么區(qū)別？前者是平行排列的IO（IO數(shù)目不受core面積制約），環(huán)繞chip core的只有一圈；后者是鋸齒交錯排列的IO（IO數(shù)目較多而core面積有限），環(huán)繞chip core的有兩圈。stagger和in-line是封裝的兩種形式，通常in-line只是一排排列，這樣對于core-limit的design, 可以節(jié)省面積，stagger也可以用于一排排列的封裝，但多數(shù)用于pad-limit的design，這樣pad交替排成兩排，可以節(jié)省IO的面積，從而使core面積也小些pad文檔，stagger用于pad limit，pad太多的情況inline用于 core limit， pad少，

13、core大總體都是為了減小chip size這個問題很基本啊。stagger和liner的區(qū)別你可以關注pad位置，到底是交疊還是線性都看pad的排列。兩者的使用區(qū)別主要是看是內核限制面積 還是io限制面積，至于電路，你放心，都是一樣的。不過stagger的寬（wide）一般是liner的寬的一半，長一般是liner的兩倍，而且 stagger的io單元layout單獨打開不包含pad，它的pad有兩種，一種是long，一種是short。21 解釋什么是latch-up.在CMOS中，由于存在著npn和pnp的雙極性晶體管，又由于阱區(qū)和襯底寄生電阻的存在而形成一個正反饋放大回路，其兩個晶體管的

14、電流增益乘積大于1，預防是增加well tap 和保護環(huán)。22 解釋什么是 ESD。Electro static discharge.靜電釋放。靜電荷的存在而在晶體管上可能引起的放電現(xiàn)象。不同靜電位的物體由于直接接觸或者靜電感應而引起的靜電荷的移動。 23解釋什么是 setup time/hold time/ recovery/removal timing check。Setup time：在clk的上升沿到來之前，數(shù)據(jù)必須保持穩(wěn)定的最短時間，若不滿足，則數(shù)據(jù)就無法敲進寄存器。Hold time:在clk的上升沿到來之后，數(shù)據(jù)必須穩(wěn)定的最短時間，recovery/removal timing

15、check：Does Timing Analyzer perform any Recovery or Removal Checks in addition to Set up and Hold Checks?SolutionThe support of recovery and removal analysis has been included in the 9.1i and newer Timing Analyzer software.Removal Timing Check: A removal timing check ensures that there is adequate ti

16、me between an active clock edge and the release of an asynchronous control signal. The check ensures that the active clock edge has no effect because the asynchronous control signal remains active until removal time after the active clock edge. In other words, the asynchronous control signal is rele

17、ased (becomes inactive) well after the active clock edge so that the clock edge can have no effect.Recovery Timing Check:A recovery timing check ensures that there is a minimum amount of time between the asynchronous signal becoming inactive and the next active clock edge. In other words, this check

18、 ensures that after the asynchronous(異步) signal becomes inactive, there is adequate time to recover so that the next active clock edge can be effective. For example, consider the time between an asynchronous reset becoming inactive and the clock active edge of a flip-flop. If the active clock edge o

19、ccurs too soon after the release of reset, the state of the flip-flop may be unknown.Both of these checks are meaningful on the desertion edge of an asynchronous reset.主要是針對異步復位的觸發(fā)器而言哈！類似于clk的setup和hold，是指復位信號到來先于時鐘觸發(fā)，和復位應該在時鐘觸發(fā)后穩(wěn)定一段時間。分別對應了recovery和removal的概念。24Clock uncertainty指的是什么？也是時鐘抖動，定義為時鐘信號

20、時間與理想事件時間的偏差。計算方式：1） pre-CTS，setup的clock uncertainty = PLL jitter + clock tree skewhold的clock uncertainty = clock tree skew2） post-CTS，setup的clock uncertainty = PLL jitterhold的clock uncertainty = 025在lvs runset文件中， LVS BOX是什么意思？26。 解釋什么是 Level shifter / isolation cell.Level shifter：電平轉換單元，指的是邏輯電平從一個

21、電源域到另一個時需要添加的邏輯單元。主要是將邏輯信號從一個電源域傳到另一個電源域。Isolation cell：當邏輯信號從電源關斷到開啟的電源域時，需要的邏輯單元。在輸入輸出都開啟時，充當緩沖單元。在輸入信號是電源關斷狀態(tài)時，為輸出提供恒定的輸出量。ICC usage:1。 set_pad_physical_constraints -pad_name -side -order中-side和-order按照什么方向和順序指定的？-side side_numberSpecifies the die edge on which the pad must reside. Pads aresuppor

22、ted for rectangular floorplans only. The valid values forthis option areo 0 (default - no side constraints)o 1 (left side constraint)o 2 (top side constraint)o 3 (right side constraint)o 4 (bottom side constraint)The default is 0, which means that the pad does not have a sideconstraint.-order order_

23、numberSpecifies the placement order number for the pad. The placementorder is a clockwise ordering constraint for the left and topsides. The placement order is a counter clockwise ordering con-straint for the right and bottom sides. The order argument mustbe a positive integer.The default is 0, whic

24、h means that the pad does not have anordering constraint.2。 Hold timing violation 一般是在什么階段修正？CTS 3。 derive_pg_connection的作用是什么？如何斷開已有的PG connection?將電源、地和下拉（tie_low）pins連接到指定的電源和地的網絡上。Remove_pg_connection4 在做CTS之前，一般要做哪些Clock Tree的設置?（定義時鐘樹，預防時鐘源定義在hierarchical pin,設置命令：cts_enable_clock_at_hierarchi

25、cal_pin false，在create_clock命令之前 定義時鐘樹終點，）設置公共時鐘樹選項5。 解釋一下set min_library和 set link_library。the set_min_library command creates a minimum/maximum relationshipbetween two library files. The max_library is used for maximum delay analysis and the min_library is used for minimum delay analysis.Restricts

26、the selection of library cells so they are chosen from a subset of the libraries specified by the link_library vari- able. This command can resolve ambiguity among libraries with the same voltage, temperature, and process.6。 ZIC timing(zero interconnect timing)的目的什么？早期的評估7。 place_opt都做哪些優(yōu)化？對設計進行同步的布

27、局布線的優(yōu)化。優(yōu)化工作有：修setup time的違例，修設計規(guī)則的違例，對高扇出的網絡的buffer trees進行綜合：自動，且將時鐘和網絡標記為ideal。優(yōu)化掃描鏈，優(yōu)化能耗，layer 優(yōu)化，優(yōu)化congestion8。 將I/O logic paths 設置成path groups的好處是什么？如果不是設置為path的話，可能在修violation時候會先一直在修IO的，忽略內部邏輯的violation，你這樣設置后就會表現(xiàn)出分別修violation互不影響9。 解釋一下CTS階段stop pin和exclude pin和floating_pin的意思。Nonstop pins a

28、re pins that would normally be considered endpoints of the clock tree, butinstead IC Compiler traces through them to find the clock tree endpoints. The clock pins ofsequential cells driving generated clocks are implicit nonstop pins. In addition, IC Compilersupports user-defined (or explicit) nonsto

29、p pins.To specify a nonstop pin, use the set_clock_tree_exceptions -non_stop_pinExclude pins are clock tree endpoints that are excluded from clock tree timing calculationsand optimizations. IC Compiler uses exclude pins only in calculations and optimizations fordesign rule constraints. In addition t

30、o the exclude pins inferred by IC Compiler (the implicitexclude pins), IC Compiler supports user-defined (or explicit) exclude pins. For example, youmight define an exclude pin to exclude all branches of the clock tree that fan out from somecombinational logic or to exclude an implicit stop pin.Duri

31、ng clock tree synthesis, IC Compiler isolates exclude pins (both implicit and explicit) fromthe clock tree by inserting a guide buffer before the pin. Beyond the exclude pin, IC Compilernever performs skew or insertion delay optimization, but does perform design rule fixing.To specify an exclude pin

32、, use the set_clock_tree_exceptions -exclude_pinscommand.Float pins are clock pins that have special insertion delay requirements. IC Compiler addsthe float pin delay (positive or negative) to the calculated insertion delay up to this pin.Stop pins are the endpoints of the clock tree that are used f

33、or delay balancing. During clocktree synthesis, IC Compiler uses stop pins in calculations and optimizations for both designrule constraints and clock tree timing (skew and insertion delay).The default clock sinks are implicit stop pins. In addition, IC Compiler supports user-defined(or explicit) st

34、op pins. For example, you might define a stop pin to end a branch at an inputto a combinational cell or to use an implicit exclude pin as a clock sink.IC Compiler assigns a phase delay of zero to all stop pins (implicit and explicit) and uses thisdelay during delay balancing.To specify a stop pin, u

35、se the set_clock_tree_exceptions -stop_pins commandCTS的全稱是Clock Tree Synthesis，其目的是盡可能的使同一個時鐘信號到達各個終端節(jié)點的時間相同。CTS的實現(xiàn)辦法最常見的是通過在時鐘信號的各個分支上插入buffer或者inverter來balance時鐘信號的延遲。Pin結點的類型Pin類型別名備注exclude pinignore pin不用平衡的節(jié)點stop pinsync pin需要平衡的節(jié)點non_stop pin信號會穿過這個節(jié)點float pin最終節(jié)點”藏“在后面 近日使用IC Compiler過程

36、中，在做CTS時，發(fā)現(xiàn)有一個register的clock pin既是ignore pin又是non-stop pin。如果是ignore pin，則意味著CTS時應把這個sink排除在外；如果是non-stop pin，則意味著要穿過這個sink。而這兩種情況是矛盾的。研究的結果，發(fā)現(xiàn)是由于特殊的clock結構造成的。如下圖：其中的register被用做二分頻，輸出端Q通過一個inverter連接到了自己的輸入端上；Q端上定義了一個Generated Clock(GCLK)。因此工具推導出這個register的CLK pin是一個non-stop pin。同時，這個GCLK通過一個PAD輸出到

37、芯片外部，沒有再與其他register相連。因些，工具推導出這是一個implicit ignore pin。知道了原因，解決辦法就容易多了。將圖中register的CLK pin設置為 ignore pin 更為合理些。不想用generated clock做clock tree讓master clock 一次性全做完clock tree，就要在generated clock的定義點設through pin就是讓clocktree自動穿過的意思， 直到下一個 leaf pin  ICC                             EDIstop pin                 &#