ISP器件設(shè)計(jì)與應(yīng)用

1、1實(shí)驗(yàn)：實(shí)驗(yàn)： ISP器件的設(shè)計(jì)與應(yīng)用器件的設(shè)計(jì)與應(yīng)用n 一、實(shí)驗(yàn)?zāi)康囊?、?shí)驗(yàn)?zāi)康膎 二、實(shí)驗(yàn)內(nèi)容與要求二、實(shí)驗(yàn)內(nèi)容與要求n 三、三、ISP器件的開發(fā)流程器件的開發(fā)流程n 四、四、Xilinx開發(fā)板開發(fā)板Basys2介紹介紹n 五、設(shè)計(jì)舉例五、設(shè)計(jì)舉例2一、實(shí)驗(yàn)?zāi)康囊?、?shí)驗(yàn)?zāi)康膎 掌握采用可編程邏輯器件實(shí)現(xiàn)數(shù)字電路與系統(tǒng)的方掌握采用可編程邏輯器件實(shí)現(xiàn)數(shù)字電路與系統(tǒng)的方法程法程 ；n 掌握采用掌握采用Xilinx_ISE軟件開發(fā)可編程器件的過程；軟件開發(fā)可編程器件的過程；n 掌握掌握Verilog HDL描述數(shù)字邏輯電路與系統(tǒng)的方法描述數(shù)字邏輯電路與系統(tǒng)的方法；n 掌握分層次、分模塊的電路設(shè)計(jì)方

2、法，熟悉使用可掌握分層次、分模塊的電路設(shè)計(jì)方法，熟悉使用可編程器件實(shí)現(xiàn)數(shù)字系統(tǒng)的一般步驟。編程器件實(shí)現(xiàn)數(shù)字系統(tǒng)的一般步驟。3二、實(shí)驗(yàn)內(nèi)容與要求二、實(shí)驗(yàn)內(nèi)容與要求n Xilinx_ISE軟件使用與軟件使用與Digilentt Basys2實(shí)驗(yàn)系統(tǒng)實(shí)驗(yàn)系統(tǒng)介紹介紹n 使用使用verilog語言設(shè)計(jì)實(shí)現(xiàn)語言設(shè)計(jì)實(shí)現(xiàn)-流水燈實(shí)驗(yàn)（舉例）流水燈實(shí)驗(yàn)（舉例）n 使用使用verilog語言設(shè)計(jì)實(shí)現(xiàn)語言設(shè)計(jì)實(shí)現(xiàn)-模六十計(jì)數(shù)器模六十計(jì)數(shù)器4n 功能要求：n利用實(shí)驗(yàn)板實(shí)現(xiàn)模六十計(jì)數(shù)，即0-1-2-3-4-59-0-1，并在Basys2實(shí)驗(yàn)板的AN0與（LD3LD0）上顯示。n 設(shè)計(jì)步驟與要求：n1）計(jì)算并說明采用

3、Basys2實(shí)驗(yàn)板時(shí)鐘50MHz實(shí)現(xiàn)系統(tǒng)功能的基本原理。n2）在Xilinx ISE13.4 軟件中，編寫輸入所設(shè)計(jì)的源程序文件。n3）對源程序進(jìn)行編譯及仿真分析（注意合理設(shè)置，以便能夠在驗(yàn)證邏輯的基礎(chǔ)上盡快得出仿真結(jié)果）。n4）輸入管腳約束文件，對設(shè)計(jì)項(xiàng)目進(jìn)行編譯與邏輯綜合，生成下載所需.bit類型文件。n5）在Basys2實(shí)驗(yàn)板上下載所生成的.bit文件，觀察驗(yàn)證所設(shè)計(jì)的電路功能。模六十計(jì)數(shù)器說明模六十計(jì)數(shù)器說明5三、三、ISP器件的開發(fā)流程器件的開發(fā)流程6四、四、Xilinx開發(fā)板開發(fā)板Basys2介紹介紹n 可用資源可用資源4 4個(gè)七段數(shù)碼管（個(gè)七段數(shù)碼管（AN3-AN0AN3-AN0

4、）（不含）（不含84218421譯碼）譯碼）8 8個(gè)個(gè)LEDLED發(fā)光管顯示（發(fā)光管顯示（LD7-LD0LD7-LD0） 4 4個(gè)按鍵開關(guān)個(gè)按鍵開關(guān)（BTN3-BTN0BTN3-BTN0），），8 8個(gè)撥碼開關(guān)（個(gè)撥碼開關(guān)（SW7-SW0SW7-SW0）可配置晶振（可配置晶振（2525，5050，100MHz100MHz）USB2.0USB2.0接口接口71. 1. 新建工程新建工程五、流水燈設(shè)計(jì)舉例五、流水燈設(shè)計(jì)舉例（1）開啟ISE13.4軟件: 開始程序Xilinx ISE Design Suite 13.4ISE Design ToolsProject Navigator,會出現(xiàn)ISE1

5、3.4 的畫面.81. 新建工程新建工程（2）在 ISE13.4 軟件環(huán)境下,開啟一個(gè)新的工程: File New Project.91. 新建工程新建工程（3）單擊next,下一個(gè)畫面就是設(shè)定硬件FPGA的參數(shù)-請對照實(shí)驗(yàn)板芯片系列進(jìn)行選擇 101. 新建工程新建工程（4）點(diǎn)擊next. 此時(shí)出現(xiàn)此項(xiàng)目所有設(shè)定的信息，需重新設(shè)定,則可back. 無誤,則按finish 112.創(chuàng)建新的創(chuàng)建新的Verilog源源（1）此時(shí)出現(xiàn)一個(gè)項(xiàng)目的框架,可以允許使用者開始進(jìn)項(xiàng)目的設(shè)計(jì)；（2）創(chuàng)建新的設(shè)計(jì)文件: ProjectNew Source；選擇Verilog Module，并設(shè)定文件名稱為led。1

6、22.創(chuàng)建新的創(chuàng)建新的Verilog源源（3）點(diǎn)擊next,出現(xiàn)New Source Wizard,設(shè)定此設(shè)計(jì)的輸出輸入信號。132.創(chuàng)建新的創(chuàng)建新的Verilog源源（3）點(diǎn)擊next，出現(xiàn)Summary，設(shè)點(diǎn)擊finish，完成此設(shè)計(jì)的輸出輸入信號。142.創(chuàng)建新的創(chuàng)建新的Verilog源源（4）按next,再按finish；此時(shí)項(xiàng)目加入此模塊之后，在Sourcees 的窗口中會出現(xiàn)led.v 的編輯窗口。（5） 在Project Navigator右邊的工作區(qū)可以看到LED.v的文件內(nèi)容，此時(shí)可以修改或改變設(shè)計(jì)內(nèi)容，在修改完成之后，用FileSave來儲存文件。 （6）在撰寫LED.v

7、內(nèi)容之時(shí)，可以考ISE所附的語言模板Language Template。在本實(shí)驗(yàn)中我們需要了解計(jì)數(shù)器模塊，點(diǎn)擊軟件界面上方的語言模板的快捷鍵，然后選擇“Verilog _ Synthesis Constructs _ Coding Examples _ Counters”，然后選擇所需的計(jì)數(shù)器類型以做參考。152.創(chuàng)建新的創(chuàng)建新的Verilog源源實(shí)驗(yàn)代碼如下： / Company: / Engineer: / / Create Date: 12:07:24 06/21/2011 / Design Name: / Module Name: led /module led( input clk,

8、 input reset, output 3:0 led_out ); reg 26:0 counter; always (posedge clk) begin if (reset) counter = 0;else counter Digilent-Adept -adept”，打開專門的下載工具。 Adept下載工具界面 346. 下載設(shè)計(jì)到實(shí)驗(yàn)板下載設(shè)計(jì)到實(shí)驗(yàn)板 (2) 此時(shí)Adept工具會自動(dòng)識別到器件。接著點(diǎn)擊Browse，找到設(shè)計(jì)工程所在目錄下的led.bit文件尋找.bit文件 356. 下載設(shè)計(jì)到實(shí)驗(yàn)板下載設(shè)計(jì)到實(shí)驗(yàn)板 （3）點(diǎn)擊打開，點(diǎn)擊“是”確認(rèn)bit文件 366. 下載設(shè)計(jì)到實(shí)驗(yàn)板下載設(shè)計(jì)到實(shí)驗(yàn)板 (4) 點(diǎn)擊Program，在彈出信息中再次點(diǎn)擊“是” 點(diǎn)擊