第8章 常見EDA設(shè)計(jì)中的工程問題

1、第8章 常見eda設(shè)計(jì)中的工程問題 eda設(shè)計(jì) 第八章 常見eda設(shè)計(jì)中的工程問題 eda設(shè)計(jì) 第8章 常見eda設(shè)計(jì)中的工程問題 在eda設(shè)計(jì)中將會(huì)有很多實(shí)際工程問題需要考慮， 主 要有： 觸發(fā)器的建立時(shí)間和保持時(shí)間； 局部組合規(guī)律競(jìng)爭(zhēng)和冒險(xiǎn)； eda設(shè)計(jì)中的同步電路、時(shí)鐘問題； 面積與速度之間的關(guān)系； 低功耗設(shè)計(jì)原則； 數(shù)字系統(tǒng)設(shè)計(jì)中的可編程器件的選擇方案等。 eda設(shè)計(jì) 1 建立時(shí)間和保持時(shí)間 1)建立時(shí)間(setup time)是指在觸發(fā)器的時(shí) 鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 假如建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升 沿被打入觸發(fā)器。 2)保持時(shí)間(hold time)是

2、指在觸發(fā)器的時(shí) 鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 假如保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā) 器。 eda設(shè)計(jì) 2 競(jìng)爭(zhēng)和冒險(xiǎn) ( 1)毛刺的產(chǎn)生： 由于cpld內(nèi)部通過連線和規(guī)律單元時(shí)，都有肯定的延 時(shí)；信號(hào)的凹凸電平轉(zhuǎn)換也需要肯定的過渡時(shí)間。故 在信號(hào)變化的瞬間，往往會(huì)消失一些不正確的尖峰信號(hào)， 這些尖峰信號(hào)稱為“毛刺”。假如一個(gè)組合規(guī)律電路中有 “毛刺”消失，就說明該電路存在“冒險(xiǎn)”,就有可能出 現(xiàn)錯(cuò)誤的規(guī)律運(yùn)算結(jié)果。 ( 2) 毛刺消退: 消退毛刺信號(hào)是fpga設(shè)計(jì)中的一個(gè)重要問題。毛刺問 題在電路連線上是找不出緣由的，只能從規(guī)律設(shè)計(jì)上實(shí)行 措施加以解決。 eda設(shè)計(jì) 消退毛刺

3、的一般方法有以下幾種： 1)利用冗余項(xiàng)消退毛刺; 2)采樣法 在輸出信號(hào)的保持時(shí)間內(nèi)，用肯定寬度的高電平脈沖與 輸出信號(hào)做規(guī)律“與”運(yùn)算，由此獵取輸出信號(hào)的電平值。 如下圖： 用規(guī)律“與”采樣法 eda設(shè)計(jì) 采樣法仿真波形圖 采樣脈沖毛刺信號(hào) 去除毛刺后 的輸出信號(hào) eda設(shè)計(jì) 3)濾波法 增加輸出濾波，在輸出端接上小電容c可以濾除毛刺。 a 毛刺輸入信號(hào) a組合規(guī)律r ac t a t eda設(shè)計(jì) 3 eda設(shè)計(jì)中的同步電路所謂同步電路，是指時(shí)序電路共享同一個(gè)時(shí)鐘clk, 全部操作都是在嚴(yán)格的時(shí)鐘掌握下完成的。而全部的狀態(tài) 變化都發(fā)生在時(shí)鐘的上升沿(或下降沿)。 一般利用同步電路來產(chǎn)生清除和

4、置位信號(hào)。在用硬件 描述語言的設(shè)計(jì)中可以用如下的方式來描述： 同步清零源程序代碼如下：process begin wait until clkevent and clk='1' if rst='1' then count=(others='0'); else count=count+1; end if; end process; eda設(shè)計(jì) 4 時(shí)鐘問題 在設(shè)計(jì)pld時(shí)通常采納幾種時(shí)鐘類型。時(shí)鐘 可分為如下四種類型：全局時(shí)鐘、門控時(shí)鐘、多 級(jí)規(guī)律時(shí)鐘。 pld/fpga都具有特地的全局時(shí)鐘引腳，它 直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘 供應(yīng)

5、器件中最短的時(shí)鐘到輸出的延時(shí)。 pld/f pga都具有特地的全局時(shí)鐘引腳，它 直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘 供應(yīng)器件中最短的時(shí)鐘到輸出的延時(shí)。 應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采納全局時(shí)鐘。 eda設(shè)計(jì) 5 面積與速度之間的關(guān)系“面積”指的是一個(gè)設(shè)計(jì)消耗cpld/fpga 的規(guī)律資源 的數(shù)量。 “速度”指設(shè)計(jì)在芯片上穩(wěn)定運(yùn)行，所能夠達(dá)到的最 高頻率，由設(shè)計(jì)的時(shí)序狀況打算。 面積(area)和速度(speed)這兩個(gè)指標(biāo)貫穿著 cpld/fpga設(shè)計(jì)的始終，是設(shè)計(jì)質(zhì)量的評(píng)價(jià)的終極標(biāo)準(zhǔn)。設(shè)計(jì)目標(biāo)：在滿意設(shè)計(jì)時(shí)序要求(包含對(duì)設(shè)計(jì)頻率的 要求)的前提下，占用最小的芯片面積；或者在所規(guī)定的 面積下，使

6、設(shè)計(jì)時(shí)序頻率更高。 eda設(shè)計(jì) 6 低功耗設(shè)計(jì)原則1) 可編程芯片的功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗兩部分。 靜態(tài)功耗：主要是可編程芯片在非激活狀態(tài)下由漏電流 引起的。 動(dòng)態(tài)功耗：主要是由于可編程芯片在激活狀態(tài)下由芯片 內(nèi)部節(jié)點(diǎn)或輸入、輸出引腳上的電平轉(zhuǎn)換引起的。 2)可編程器件的功耗主要由以下因素打算： 芯片的供電電壓、器件的結(jié)構(gòu)、資源的利用率(互連 線、規(guī)律單元和i/o單元使用的數(shù)量)、時(shí)鐘頻率、信號(hào) 翻轉(zhuǎn)速率、輸出引腳的數(shù)量以及輸出驅(qū)動(dòng)負(fù)載的大小等。 eda設(shè)計(jì) 6 低功耗設(shè)計(jì)原則 3)集成設(shè)計(jì)中功耗優(yōu)化基本可以概括為兩種思路：一種是降低電源電壓。 另一種是利用數(shù)字集成電路常用的低功耗設(shè)計(jì)原理

7、，在電路設(shè)計(jì) 過程中，通過減小節(jié)點(diǎn)的電平轉(zhuǎn)換次數(shù)和節(jié)點(diǎn)的負(fù)載電容之積，即減 少節(jié)點(diǎn)的有效轉(zhuǎn)換電容來達(dá)到減小功耗的目的。 例如： 在行為級(jí)設(shè)計(jì)上選擇合適的算法(優(yōu)化操作和編碼); 在結(jié)構(gòu)級(jí)上選擇合適的結(jié)構(gòu)和劃分(優(yōu)化結(jié)構(gòu)); 在門級(jí)上選擇合適的規(guī)律結(jié)構(gòu)(優(yōu)化規(guī)律); 。 允許時(shí)輸入/輸出引腳盡可能避開接上拉或下拉電阻(優(yōu)化 i/o )。 eda設(shè)計(jì) 7 可編程器件的選擇原則1) 從系統(tǒng)設(shè)計(jì)角度的目標(biāo)器件選擇原則:主流芯片原則: 器件的價(jià)格往往并不是完全和器件的容量、速 度成比例關(guān)系，而是和該器件是否是目前的主流 推廣器件有關(guān)。 多片系統(tǒng)原則: 假如系統(tǒng)的局部適用于cpld,另一局部適用 于fpg

8、a,則完全可采納多器件的復(fù)合系統(tǒng)結(jié)構(gòu)， 既有利于降低成本，又能加快設(shè)計(jì)進(jìn)程。 eda設(shè)計(jì) 7 可編程器件的選擇原則一般狀況下： 利用fpga芯片資源豐富的特點(diǎn)，完成各種算法、運(yùn)算、 掌握、時(shí)序規(guī)律等功能， 提高集成度； 利用cpld芯片速度快、保密性好的特點(diǎn)，完成快速譯 碼、掌握、加密等規(guī)律功能。 eda設(shè)計(jì) 7 可編程器件的選擇原則2) 從器件資源角度的目標(biāo)器件選擇原則： 器件的規(guī)律資源和目標(biāo)系統(tǒng)的規(guī)律需求相匹配； 器件的i/o腳的數(shù)目需滿 足目標(biāo)系統(tǒng)的要求；系統(tǒng)的時(shí)鐘頻率要滿意器件元胞、布線的時(shí)延限制要求。 eda設(shè)計(jì) 7 可編程器件的選擇原則3) 從器件管腳來確定在用戶系統(tǒng)的fpga設(shè)計(jì)實(shí)現(xiàn)中，一般的規(guī)章是: 盡量避開人為固定i/o管腳； 應(yīng)盡量避開將相關(guān)的i/o管腳集中固定于