第5章 存儲(chǔ)器系統(tǒng)

1、 第5章 存儲(chǔ)器系統(tǒng)主要內(nèi)容： 存儲(chǔ)器系統(tǒng)的概念 半導(dǎo)體存儲(chǔ)器的分類及其特點(diǎn) 半導(dǎo)體存儲(chǔ)芯片的外部特性及其與系統(tǒng)的連接 存儲(chǔ)器接口設(shè)計(jì)（存儲(chǔ)器擴(kuò)展技術(shù)） 高速緩存 §5.1 概 述主要內(nèi)容： 存儲(chǔ)器系統(tǒng)及其主要技術(shù)指標(biāo) 半導(dǎo)體存儲(chǔ)器的分類及特點(diǎn) 兩類半導(dǎo)體存儲(chǔ)器的主要區(qū)別一、存儲(chǔ)器系統(tǒng)1. 存儲(chǔ)器系統(tǒng)的一般概念 將兩個(gè)或兩個(gè)以上速度、容量和價(jià)格各不相同 的存儲(chǔ)器用硬件、軟件或軟硬件相結(jié)合的方法 連接起來 系統(tǒng)的存儲(chǔ)速度接近最快的存儲(chǔ)器，容量接近 最大的存儲(chǔ)器。 構(gòu)成存儲(chǔ)系統(tǒng)。2. 兩種存儲(chǔ)系統(tǒng) 在一般計(jì)算機(jī)中主要有兩種存儲(chǔ)系統(tǒng)： 主存儲(chǔ)器Cache存儲(chǔ)系統(tǒng) 高速緩沖存儲(chǔ)器 主存儲(chǔ)器虛

2、擬存儲(chǔ)系統(tǒng) 磁盤存儲(chǔ)器Cache存儲(chǔ)系統(tǒng) 對(duì)程序員是透明的 目標(biāo)： 提高存儲(chǔ)速度 Cache 主存儲(chǔ)器虛擬存儲(chǔ)系統(tǒng) 對(duì)應(yīng)用程序員是透明的。 目標(biāo)： 擴(kuò)大存儲(chǔ)容量 主存儲(chǔ)器 磁盤存儲(chǔ)器3. 主要性能指標(biāo) 存儲(chǔ)容量（S）（字節(jié)、千字節(jié)、兆字節(jié)等） 存取時(shí)間（T）（與系統(tǒng)命中率有關(guān)） 命中率（H） T=H*T1+（1-H）*T2 單位容量價(jià)格（C） 訪問效率（e）4. 微機(jī)中的存儲(chǔ)器 通用寄存器組及 指令、數(shù)據(jù)緩沖棧 片內(nèi)存儲(chǔ)部件 高速緩存 內(nèi)存儲(chǔ)部件 主存儲(chǔ)器 聯(lián)機(jī)外存儲(chǔ)器 外存儲(chǔ)部件 脫機(jī)外存儲(chǔ)器二、半導(dǎo)體存儲(chǔ)器1. 半導(dǎo)體存儲(chǔ)器 半導(dǎo)體存儲(chǔ)器由能夠表示二進(jìn)制數(shù)“0”和“1”的、具有記憶功能的半

3、導(dǎo)體器件組成。 能存放一位二進(jìn)制數(shù)的半導(dǎo)體器件稱為一個(gè)存儲(chǔ)元。 若干存儲(chǔ)元構(gòu)成一個(gè)存儲(chǔ)單元。2. 半導(dǎo)體存儲(chǔ)器的分類 隨機(jī)存取存儲(chǔ)器（RAM）內(nèi)存儲(chǔ)器 只讀存儲(chǔ)器（ROM隨機(jī)存取存儲(chǔ)器（RAM） 靜態(tài)存儲(chǔ)器（SRAM）RAM 動(dòng)態(tài)存儲(chǔ)器（DRAM）只讀存儲(chǔ)器（ROM） 掩模ROM只讀存儲(chǔ)器 一次性可寫ROM EPROM EEPROM3. 主要技術(shù)指標(biāo) 存儲(chǔ)容量 存儲(chǔ)單元個(gè)數(shù)×每單元的二進(jìn)制數(shù)位數(shù) 存取時(shí)間 實(shí)現(xiàn)一次讀/寫所需要的時(shí)間 存取周期 連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作所需間隔的最小時(shí)間 可靠性 功耗 §5.2 隨機(jī)存取存儲(chǔ)器掌握： SRAM與DRAM的主要特點(diǎn) 幾種常用

4、存儲(chǔ)器芯片及其與系統(tǒng)的連接 存儲(chǔ)器擴(kuò)展技術(shù)一、靜態(tài)存儲(chǔ)器SRAM1. SRAM的特點(diǎn) 存儲(chǔ)元由雙穩(wěn)電路構(gòu)成，存儲(chǔ)信息穩(wěn)定。2. 典型SRAM芯片 掌握： 主要引腳功能 工作時(shí)序 與系統(tǒng)的連接使用典型SRAM芯片 SRAM6264： 容量：8K X 8b 外部引線圖6264芯片的主要引線 地址線：A0-A12； 數(shù)據(jù)線：D0-D7； 輸出允許信號(hào)：OE； 寫允許信號(hào)：WE； 選片信號(hào)：CS1，CS2。6264的工作過程 讀操作 寫操作 工作時(shí)序3. 8088總線信號(hào)4. 6264芯片與系統(tǒng)的連接5. 存儲(chǔ)器編址存儲(chǔ)器地址6264芯片的編址存儲(chǔ)器編址6. 譯碼電路將輸入的一組高位地址信號(hào)通過變換，

5、生一個(gè)有效的輸出信號(hào)，用于選中某一個(gè)存儲(chǔ)器 芯片，從而確定了該存儲(chǔ)器芯片在內(nèi)存中的地址范圍。 將輸入的一組二進(jìn)制編碼變換為一個(gè)特定的輸出信號(hào)。譯碼方式 全地址譯碼 部分地址譯碼全地址譯碼 用全部的高位地址信號(hào)作為譯碼信號(hào)，使 得存儲(chǔ)器芯片的每一個(gè)單元都占據(jù)一個(gè)唯 一的內(nèi)存地址。全地址譯碼例6264芯片全地址譯碼例全地址譯碼例 若已知某SRAM 6264芯片在內(nèi)存中的地址為：3E000H3FFFFH 試畫出將該芯片連接到系統(tǒng)的譯碼電路。全地址譯碼例 設(shè)計(jì)步驟： 寫出地址范圍的二進(jìn)制表示； 確定各高位地址狀態(tài)； 設(shè)計(jì)譯碼器。全地址譯碼例部分地址譯碼用部分高位地址信號(hào)（而不是全部）作為譯碼信號(hào)，使得

6、被選中存儲(chǔ)器芯片占有幾組不同的地址范圍。部分地址譯碼例應(yīng)用舉例 將SRAM 6264芯片與系統(tǒng)連接，使其地址范圍為：38000H39FFFH。 使用74LS138譯碼器構(gòu)成譯碼電路。存儲(chǔ)器芯片與系統(tǒng)連接例 由題知地址范圍： 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1 1 高位地址應(yīng)用舉例 二、動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM1. DRAM的特點(diǎn) 存儲(chǔ)元主要由電容構(gòu)成； 主要特點(diǎn)： 需要定時(shí)刷新。2. 典型DRAM芯片2164A 2164A：64K×1bit 采用行地址和列地址來確定一個(gè)單元； 行列地址分時(shí)傳送，共用一組地址信號(hào)線； 地址信號(hào)線的數(shù)量僅為同等容量SRAM芯

7、片的一半。主要引線 RAS：行地址選通信號(hào)。用于鎖存行地址； CAS：列地址選通信號(hào)。 地址總線上先送上行地址，后送上列地址，它們分別在#RAS和#CAS有效期間被鎖 存在鎖存器中。 WE=0 數(shù)據(jù)寫入WE：寫允許信號(hào) WE=1 數(shù)據(jù)讀出DIN： 數(shù)據(jù)輸入DOUT：數(shù)據(jù)輸出工作原理 數(shù)據(jù)讀出 數(shù)據(jù)寫入 刷新 工作時(shí)序刷新 將存放于每位中的信息讀出再照原樣寫入原單元的過程-刷新 刷新時(shí)序3. 2164A在系統(tǒng)中的連接2164A在系統(tǒng)中的連接 DRAM 2164A與系統(tǒng)連接的幾點(diǎn)說明： 芯片上的每個(gè)單元中只存放1位二進(jìn)制碼，每字節(jié)數(shù)據(jù)分別存放在8片芯片中； 系統(tǒng)的每一次訪存操作需同時(shí)訪問8片216

8、4A芯片，該8片芯片必須具有完 全相同的地址； 芯片的地址選擇是按行、列分時(shí)傳送，由系統(tǒng)的低8位送出行地址，高8位送 出列地址。 結(jié)論： 每8片2164A構(gòu)成一個(gè)存儲(chǔ)體（單獨(dú)一片則無意義）； 每個(gè)存儲(chǔ)體內(nèi)的所有芯片具有相同的地址（片內(nèi)地址），應(yīng)同時(shí)被選中，僅有數(shù) 據(jù)信號(hào)由各片分別引出。三、存儲(chǔ)器擴(kuò)展技術(shù)（內(nèi)存儲(chǔ)器設(shè)計(jì)）1. 存儲(chǔ)器擴(kuò)展 用多片存儲(chǔ)芯片構(gòu)成一個(gè)需要的內(nèi)存空間； 各存儲(chǔ)器芯片在整個(gè)內(nèi)存中占據(jù)不同的地址范圍； 任一時(shí)刻僅有一片（或一組）被選中。 存儲(chǔ)器芯片的存儲(chǔ)容量等于： 單元數(shù)×每單元的位數(shù)擴(kuò)展段元 字節(jié)數(shù) 字長 擴(kuò)展字2. 存儲(chǔ)器擴(kuò)展方法 位擴(kuò)展 擴(kuò)展字長 字?jǐn)U展 擴(kuò)展

9、單元數(shù) 字位擴(kuò)展 既擴(kuò)展字長也擴(kuò)展單元數(shù)位擴(kuò)展 構(gòu)成內(nèi)存的存儲(chǔ)器芯片的字長小于內(nèi)存單元的字長時(shí)需進(jìn)行位擴(kuò)展。 位擴(kuò)展：每單元字長的擴(kuò)展。位擴(kuò)展例 用8片2164A芯片構(gòu)成64KB存儲(chǔ)器。位擴(kuò)展方法： 將每片的地址線、控制線并聯(lián)，數(shù)據(jù)線分別引出。 位擴(kuò)展特點(diǎn)： 存儲(chǔ)器的單元數(shù)不變，位數(shù)增加。字?jǐn)U展 地址空間的擴(kuò)展 芯片每個(gè)單元中的字長滿足，但單元數(shù)不滿足。 擴(kuò)展原則： 每個(gè)芯片的地址線、數(shù)據(jù)線、控制線并聯(lián)。 片選端分別引出，以使每個(gè)芯片有不同的地址范圍。字?jǐn)U展示意圖字?jǐn)U展例 用兩片64K×8位的SRAM芯片構(gòu)成容量128KB的存儲(chǔ)器 兩芯片的地址范圍分別為： 20000H2FFFFH

10、30000H3FFFFH 字?jǐn)U展例字位擴(kuò)展 設(shè)計(jì)過程： 根據(jù)內(nèi)存容量及芯片容量確定所需存儲(chǔ)芯片數(shù)； 進(jìn)行位擴(kuò)展以滿足字長要求； 進(jìn)行字?jǐn)U展以滿足容量要求。 若已有存儲(chǔ)芯片的容量為L×K，要構(gòu)成容量為M ×N的存儲(chǔ)器，需要的芯片數(shù)為： （M / L） ×（N / K）字位擴(kuò)展例 用32Kb芯片構(gòu)成256KB的內(nèi)存。§5.3 只讀存儲(chǔ)器（ROM）EPROM（紫外線擦除）EEPROM（電擦除）一、EPROM1. 特點(diǎn) 可多次編程寫入； 掉電后內(nèi)容不丟失； 內(nèi)容的擦除需用紫外線擦除器。2. EPROM 2764 8K×8bit芯片 地址信號(hào)：A0 A1

11、2 數(shù)據(jù)信號(hào)：D0 D7 輸出信號(hào)：OE 片選信號(hào)：CE 編程脈沖輸入：PGM 其引腳與SRAM 6264完全兼容.2764的工作方式 數(shù)據(jù)讀出 標(biāo)準(zhǔn)編程方式 編程寫入 擦除 快速編程方式編程寫入： 每出現(xiàn)一個(gè)編程負(fù)脈沖就寫入一個(gè)字節(jié)數(shù)據(jù)二、EEPROM1. 特點(diǎn) 可在線編程寫入； 掉電后內(nèi)容不丟失； 電可擦除。2. 典型EEPROM芯片98C64A 8K×8bit芯片； 13根地址線（A0 A12）； 8位數(shù)據(jù)線（D0 D7）； 輸出允許信號(hào)（OE）； 寫允許信號(hào)（WE）； 選片信號(hào)（CE）； 狀態(tài)輸出端（READY / BUSY）。3. 工作方式數(shù)據(jù)讀出 字節(jié)寫入：每一次BUSY

12、正脈沖寫入一個(gè)字節(jié)編程寫入 自動(dòng)頁寫入：每一次BUSY正脈沖寫 入一頁（1 32字節(jié)） 字節(jié)擦除：一次擦除一個(gè)字節(jié)擦除 片擦除：一次擦除整片4. EEPROM的應(yīng)用 可通過程序?qū)崿F(xiàn)對(duì)芯片的讀寫； 僅當(dāng)READY / BUSY=1時(shí)才能進(jìn)行“寫”操作 “寫”操作的方法： 根據(jù)參數(shù)定時(shí)寫入 通過判斷READY / BUSY端的狀態(tài)進(jìn)行寫入 僅當(dāng)該端為高電平時(shí)才可寫入下一個(gè)字節(jié)。四、閃速EEPROM 特點(diǎn)： 通過向內(nèi)部控制寄存器寫入命令的方法來控制芯片的工作方式。工作方式 讀單元內(nèi)容數(shù)據(jù)讀出 讀內(nèi)部狀態(tài)寄存器內(nèi)容 讀芯片的廠家及器件標(biāo)記編程寫入：數(shù)據(jù)寫入，寫軟件保護(hù) 字節(jié)擦除，塊擦除，片擦除擦 除

13、擦除掛起 §5.4 高速緩存（Cache)了解： Cache的基本概念； 基本工作原理； 命中率； Cache的分級(jí)體系結(jié)構(gòu)Cache的基本概念 設(shè)置Cache的理由： CPU與主存之間在執(zhí)行速度上存在較大差異； 高速存儲(chǔ)器芯片的價(jià)格較高； 設(shè)置Cache的條件： 程序的局部性原理 時(shí)間局部性： 最近的訪問項(xiàng)可能在不久的將來再次被訪問 空間局部性： 一個(gè)進(jìn)程所訪問的各項(xiàng)，其地址彼此很接近Cache的工作原理Cache的命中率 訪問內(nèi)存時(shí)，CPU首先訪問Cache，找到則“命中”，否則為“不命中”。 命中率影響系統(tǒng)的平均存取速度。 Cache存儲(chǔ)器系統(tǒng)的平均存取速度=Cache存取速度

14、×命中率+RAM存取速度×不命中率 Cache與內(nèi)存的空間比一般為：1:128Cache的讀寫操作 貫穿讀出式讀操作 旁路讀出式 寫穿式寫操作 回寫式貫穿讀出式 CPU對(duì)主存的所有數(shù)據(jù)請(qǐng)求都首先送到Cache，在Cache中查找。 若命中，切斷CPU對(duì)主存的請(qǐng)求，并將數(shù)據(jù)送出； 如果不命中，則將數(shù)據(jù)請(qǐng)求傳給主存。 CPU Cache 主存旁路讀出式 CPU向Cache和主存同時(shí)發(fā)出數(shù)據(jù)請(qǐng)求。 命中，則Cache將數(shù)據(jù)回送給CPU，并同時(shí)中斷CPU對(duì)主 存的請(qǐng)求； 若不命中，則Cache不做任何動(dòng)作，由CPU直接訪問主存 Cache CPU 主 存寫穿式 從CPU發(fā)出的寫信號(hào)送Cache的同時(shí)也寫入主存。 Cache CPU 主存回寫式（寫更新）數(shù)據(jù)一般只寫到Cache，當(dāng)Cache中的數(shù)據(jù)被再次更新時(shí)，將原更新的數(shù)據(jù)寫入主存相 應(yīng)單元，并接受新的數(shù)據(jù)。 寫入 更新CPU Cache 主存Cache的分級(jí)體系結(jié)構(gòu) 一級(jí)Cache：容量一般為8KB-64KB 一級(jí)Cache集成在CPU片內(nèi)。L1 Cache分為指令Cache和數(shù)據(jù)Cache。使指令和 數(shù)據(jù)的訪問互不影響。指令Cache用于存放預(yù)取的指令。數(shù)據(jù)Cache中存放指令的 操作數(shù)。 二級(jí)Cache：容量一般為128KB-2MB