EDA課程設計說明書

1、. . . 1 / 20 目錄1 前言 1 2 總體方案設計3 2.1 方案比較3 2.1.1 方案一 3 2.1.2 方案二 4 2.1.3方案三 4 2.2 方案論證5 2.3 方案選擇5 3 單元模塊的設計5 3.1 搶答器鑒別模塊6 3.2 搶答計時模塊6 3.3 報警模塊7 4 軟件設計8 4.1 軟件設計原理與設計所用工具8 4.2 設計思路9 4.3 軟件設計流程圖9 5 系統(tǒng)調(diào)試10 5.1 硬件調(diào)試11 5.2 軟件調(diào)試12 6 系統(tǒng)功能、指標參數(shù)12 6.1 實現(xiàn)功能12 6.2 指標參數(shù)13 6.3 指標參數(shù)分析13 7 設計總結13 參考文獻14 附錄 15 相關設計圖

2、15 軟件程序16 . . . 1 / 20 1 前言隨著各種智益電視節(jié)目的不斷發(fā)展，越來越多的競賽搶答器派上了用場。搶答器不僅體現(xiàn)了選手之間的公平搶答，而且能節(jié)目現(xiàn)成緊而活躍的氣氛，增強節(jié)目的趣味性，讓觀眾看得更有樂趣從而達到提高收視率的效果?？梢?，搶答器在現(xiàn)實生活中確實很實用，而且運用前景非常廣泛。搶答器是為智力競賽參賽者答題時進行搶答而設計的一種優(yōu)先判決器電路。競賽者可以分成若干組，搶答時各組對主持人提出的問題在最短時間做出判斷，并按下?lián)尨鸢存I回答問題。當?shù)谝粋€人按下按鍵后，則在顯示器上顯示該組的，同時將其他按鍵封鎖，使其不起作用。若在搶答時間無人搶答，則報警信號發(fā)出警報?；卮鹜陠栴}后，

3、由支持人將其按按鍵恢復，重新開始下一輪搶答。eda 是電子設計自動化（electronic design automation）的縮寫，在 20世紀 90年代初從計算機輔助設計（cad ） 、計算機輔助制造（cam ） 、計算機輔助測試（cat ）和計算機輔助工程（cae ）的概念發(fā)展而來的。eda 技術作為現(xiàn)代電子設計最新技術的結晶，其廣闊的應用前景和深遠的影響已經(jīng)毋庸置疑它在信息工程類專業(yè)中的基礎地位和核心作用也逐漸被人們所認識，它以計算機為工具，設計者在eda 軟件平臺上，用硬件描述語言 hdl 完成設計文件， 然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直

4、至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。quartus ii 是altera 公司的綜合性 pld 開發(fā)軟件， 支持原理圖、 vhdl 、veriloghdl以與 ahdl （altera hardware description language）等多種設計輸入形式，嵌自有的綜合器以與仿真器，可以完成從設計輸入到硬件配置的完整pld 設計流程。本次設計的搶答器是基于vhdl 語言的智能搶答器邏輯結構比較簡單。變革的技術是vhdl ( very high speed integrated circuithardware description language, 超高速集成電路

5、硬體描述語言 ) 。它是一種以 ieee- 1076 標準所規(guī)的硬件描述語言 , 主要用于從算法級、寄存器級到門級的多種抽象設計層次的數(shù)字系統(tǒng)建模, 已成為電子設計自動化( eda ) 的一種重要手段?，F(xiàn)代數(shù)字系統(tǒng)的設計多采用自頂向下的設計方法, 屬階層式設計 1 。自頂向下設計的各個階層, 可全部用圖形也可全部用vhdl 語言進行描述 , 還可采用混合方式 , 即頂層模塊用圖形描述 , 底層元件用 vhdl 描述等。用vhdl 設計的智力競賽搶答器在計算機上仿真通過后, 下載到可編程邏輯器件中, 整個設計過程相對于傳統(tǒng)的設計方法, 有較大的突破 , 重要體現(xiàn)在 : 1)vhdl 的設計采用自

6、頂向下的設計方法。這種模塊化、逐步細化的方法有利于系統(tǒng)的分工合作、并且能夠與早發(fā)現(xiàn)各子模塊與系統(tǒng)中的錯誤, 提高系統(tǒng)設計的效率。2)vhdl 有非常豐富的數(shù)據(jù)類型 : 位、位矢量、整數(shù)、實數(shù)、數(shù)組、結構等, 可以非常靈活地描述系統(tǒng)總線和實現(xiàn)算法。3)vhdl 引入工作庫 , 存放各種已編譯的資源, 使得一個設計的子模塊可以被另一設計引用 , 達到資源共享的目的。4)vhdl 是標準化硬件描述語言, 屏蔽了具體工藝與器件的差異, 不會因工藝與器件的變化而變化。同時由于vhdl 是國際標準 , 易于asic 和eda 領域的國際交流。5)vhdl 作為先進的硬件描述語言 , 以其靈活、簡潔的設計風

7、格在電路設計中發(fā)揮著越來越重要的作用。在完成了程序的編寫后，用quartus ii進行波形仿真，就可以觀察所設計的方案是否符合要求。. . . 2 / 20 . . . 3 / 20 2 總體方案設計2.1 方案比較2.1.1 方案一圖 2.1 此種方案用四個 rs 觸發(fā)器實現(xiàn)搶答和 555定時電路以與一個 74ls48 優(yōu)先編碼器和計數(shù)器構成。其中四個 rs 觸發(fā)器的輸出借 74ls48 ，r端接5v電源，如下圖所示：圖 2.2 s端接74ls48 接選手輸入信號，當主持人見開關接通時，rs 觸發(fā)器的 r端為低電平，輸出端也全部為低電平，選手不能搶答。當斷開時，rs 觸發(fā)器處于手工工作狀態(tài)，

8、當有選手搶答時，信號輸入 s端，并鎖定其他選手。. . . 4 / 20 2.1.2 方案二圖 2.3 基于單片機的搶答器原理框圖如圖所示，以51 單片機為核心的四路搶答器，采用數(shù)字顯示器顯示，自動鎖存顯示結果，自動復位，根據(jù)不同的搶答輸入信號，經(jīng)過單片機的控制處理產(chǎn)生不同的與輸入信號相對應的輸出信號，經(jīng)過 led數(shù)碼管顯示相應的搶答路數(shù)。利用 51 單片機與外圍接口實現(xiàn)的搶答系統(tǒng)，利用單片機的定時器/ 計數(shù)器定時和記數(shù)的原理，結合軟硬件，使系統(tǒng)能夠正確的進行計時，同時使數(shù)碼管能夠正確的顯示時間。用開關做鍵盤輸出，揚聲器發(fā)生表示提示。同時系統(tǒng)能夠?qū)崿F(xiàn)如下?lián)尨鹂刂疲挥虚_始后搶答才有效，如果在開

9、始搶答前搶答無效，滿時后系統(tǒng)計時自動復位與主控強制復位，按鍵鎖定功能。電路圖如下：圖 2.4 2.1.3 方案三. . . 5 / 20 圖2.5此種方案用可編程邏輯器件fpga 來實現(xiàn)。搶答器有四路不同組別的搶答輸入信號，并能識別最先搶答的信號，搶答器共有兩個輸出顯示，代表選手的led 和倒計時顯示的數(shù)碼管，它們的輸出全為 bcd 碼輸出，這樣便于和顯示譯碼器連接。當主持人按下控制鍵、選手按下?lián)尨疰I或倒計時到時蜂鳴器短暫響起，對其用verilog hdl 語言編程，編譯仿真成功后，可自行生成原理圖。2.2 方案論證第一種方案利用基礎電路元件以與基本的數(shù)模電知識，電路功能與阿尼清晰，各項功能達

10、到要求簡單，顯示準確，反應靈敏，無競爭冒險的現(xiàn)象，但是電路結構復雜，所用元器件較多，在繪制原理圖和編寫程序時比較復雜和繁瑣，所以不選擇此方案。第二種方案的設計以 51單片機為核心，單片機控制簡單，精確，即使兩組的搶答時間相差幾微秒，也能分辨出是哪組優(yōu)先按下的按鍵，充分利用了單片機系統(tǒng)的優(yōu)點，具有結構簡單，功能強，可靠性好，實用性強的特點。但是單片機成本較高，而且單片機部資源豐富，僅僅用來做搶答器對其利用率過低，所以不選擇此種方案。第三種方案采用 eda 技術，運用自頂向下的設計方法比較先進，實驗室有全套的開發(fā)套件，且，組員們都系統(tǒng)的學習過eda 基礎課程，都有 veriloghdl 編程和實驗

11、經(jīng)驗，團隊之間交流將會比較方便。芯片容量大，處理速度極快，管腳數(shù)目多，i/o 口數(shù)目充足，既能滿足設計任務的要求，而且實現(xiàn)起來有比較簡單易行。2.3 方案選擇基于方案論證的原因，我們選擇第三種方案。3 單元模塊的設計它主要由搶答鑒別模塊，計時模塊，選擇模塊和報警模塊組成。在整個搶答器中最關鍵的是如何實現(xiàn)搶答封鎖， 在控制按鍵按下的同時計數(shù)器顯示有效的剩余時間。除此之外，. . . 6 / 20 整個搶答器還需要一個使能信號和一個歸零信號，以便搶答器實現(xiàn)公平搶答和停止。搶答器共設置 3個輸出顯示，選手代號、計數(shù)器的各位和十位，他們輸出權威bcd 碼，這樣便于和顯示譯碼器連接。當主持人按下控制鍵、

12、選手按下?lián)尨疰I或倒計時到時蜂鳴器響。該方案主要分為四個模塊進行設計，分別為：搶答器鑒別模塊、搶答器計時模塊、分頻模塊、報警模塊。3.1 搶答器鑒別模塊在這個模塊中，主要實現(xiàn)搶答過程中的搶答功能。主持人控制總開關，在主持人把總控制開關置高電平后，系統(tǒng)進入準備就緒工作狀態(tài)，表示可以進行搶答了。有人搶答時，相應的二極管發(fā)光，且喇叭響兩秒鐘。clear 為置零端，主持人控制，player0-3由每位選手控制。 result0-3為發(fā)光二極管，主持人置低電平后, result0-3都被置零。當主持人置為高電平時，搶答者才可以進行搶答，第一個成功按下?lián)尨疰I的，對應的二極管發(fā)光，通過與門將flag 信號封鎖

13、，并輸入低電平到 dff 中，則其他選手再次按下按鍵時結果不會改變，表示搶答無效，實現(xiàn)了一人搶答后，其他人不能再搶答的功能。只有當主持人按clear 清零后即可再次搶答。四組選手搶答從理論上說，應該有16種可能的情況，但是由于時鐘信號的頻率很高而且是在時鐘的上升沿的情況下才做出的鑒別，所以在這里四組同時搶答成功的可能性非常小，因此可以只設計四種情況，與分別為0001、0010、0100、1000來代表 player0-3，這樣使電路的設計得以簡化。仿真圖形如下：圖 3.1 3.2 搶答計時模塊在這個模塊中主要實現(xiàn)搶答過程中的倒計時與顯示，本模塊設計中，設置了一個固定的時間 99s，用兩個數(shù)碼管

14、來顯示，分別表示兩位倒計時的個位和十位。當搶答器鑒別模塊成功判別出最先按下?lián)尨鸢存I的參賽組后，進入計時狀態(tài)。計時模塊開始工作從規(guī)定的. . . 7 / 20 99秒開始以秒計時，計時至0秒停止，此時蜂鳴器發(fā)出報警信號，提醒答題已經(jīng)終止。計時采用的時鐘 clk 是由芯片的晶振時鐘分頻而來。計時模塊仿真如下圖所示：圖 3.2 仿真說明：count_time 的低四位表示個位數(shù)碼管的顯示，高四位表示十位數(shù)碼管的顯示，用bcd碼表示。 clk來一個高脈沖， count_time 的數(shù)值就減一，通過分析，仿真完全符合預期所要達到的結果。3.3 報警模塊在這個模塊中，主要實現(xiàn)在搶答過程中的兩次倒計時完后的

15、蜂鳴器的鳴叫。如果可以搶答時，有選手首先按下?lián)尨鸢存I，則蜂鳴器第一次鳴叫；如果定時已到，還沒有選手進行搶答，則第二次蜂鳴器發(fā)出叫聲，給予參賽選手警示提醒的作用。此模塊和搶答鑒別模塊、計時模塊、蜂鳴器相連，用以實現(xiàn)其功能?？傇O計仿真波形如下：. . . 8 / 20 圖 3.3 仿真圖形說明 : 當 clear為 1 的時候，即主持人按鍵以后,player1搶答成功，顯示result是 1，對應的二極管發(fā)光。數(shù)碼管顯示，倒計時開始。當?shù)褂嫊r結束時，alert為1，喇叭響 2 秒鐘。當 clear再被置 0 的時，輸出被清零，可以重新開始。4 軟件設計4.1 軟件設計原理與設計所用工具fpga 為

16、現(xiàn)場可編程門陣列，通過eda技術對 fpga 芯片進行編程，可將一個較為復雜的數(shù)字系統(tǒng)集成于一個芯片中， 制成專用集成電路芯片， 并可隨時在系統(tǒng)修改其邏輯功能。. . . 9 / 20 編程與仿真工具采用quartus ii ，用 verilog對其編程（還可以加點對fpga 、quartusii 、verilog的介紹） eda技術是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理與智能化技術的最新成果，進行電子產(chǎn)品的自動設計。利用 eda工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出ic 版圖

17、或 pcb版圖的整個過程的計算機上自動處理完成?，F(xiàn)在對 eda的概念或疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有eda的應用。目前 eda技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試與特性分析直到飛行模擬，都可能涉與到eda技術。本文所指的eda技術，主要針對電子電路設計、pcb設計和 ic 設計。eda 設計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。quartus ii 是altera公司的綜合性 pld開發(fā)軟件，支持原理圖、 vhdl 、veriloghdl 以與ahdl （altera hardware

18、 description language）等多種設計輸入形式，嵌自有的綜合器以與仿真器，可以完成從設計輸入到硬件配置的完整pld設計流程。quartus ii可以在 xp 、linux 以與 unix 上使用，除了可以使用tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。quartus ii支持 altera的 ip 核，包含了 lpm/megafunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方eda 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方eda工具。

19、此外， quartus ii 通過和 dsp builder工具與 matlab/simulink相結合，可以方便地實現(xiàn)各種 dsp應用系統(tǒng)；支持 altera的片上可編程系統(tǒng)（ sopc ）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。4.2 設計思路本設計有四路不同組別的搶答輸入信號，并能識別最先搶答的信號，搶答器共有兩個輸出顯示，代表選手的led和倒計時顯示的數(shù)碼管，它們的輸出全為bcd 碼輸出，這樣便于和顯示譯碼器連接。當主持人按下控制鍵、選手按下?lián)尨疰I或倒計時到時蜂鳴器短暫響起，考慮到有優(yōu)先屏蔽原則，采用一個標志狀態(tài)變量flag ，當這個標志變化為

20、“ 1”的時候，說明有選手已經(jīng)搶答，則對其他選手輸入信號進行屏蔽，然后鎖存這個選手的編號并顯示。本設計中回答問題的限制時間為99s，采用兩個數(shù)碼管顯示，計數(shù)采用bcd碼輸出。4.3 軟件設計流程圖. . . 10 / 20 圖 4.1 5 系統(tǒng)調(diào)試本系統(tǒng)既含有搶答器鑒別模塊、計時模塊和報警模塊，為了調(diào)試的簡單和高效，因此我們采用自底向上的調(diào)試方法，也就是先進行各個單元電路的軟件仿真和硬件調(diào)試，在各個單元電路調(diào)試好后再進行系統(tǒng)聯(lián)調(diào)，最后進行硬件的編程固化與系統(tǒng)的組裝。. . . 11 / 20 5.1 硬件調(diào)試圖 5.1 說明：仿真完成，0 個錯誤， 0 個警告。仿真也稱為模擬，是對所設計的電路

21、的功能的驗證，用戶可以在設計過程中對整個系統(tǒng)和各個模塊進行仿真，用軟件驗證功能是否正確，由上圖可以看出，我們的設計達到了設計要求的功能。. . . 12 / 20 5.2 軟件調(diào)試圖 5.2 說明：在我們編寫軟件程序的時候，遇到了很多編譯錯誤。細心閱讀了quartus ii的錯誤提示后，發(fā)現(xiàn)是因為verilog hdl語法使用錯誤，后經(jīng)過翻閱eda課本，熟悉相關語法之后將其改正。6 系統(tǒng)功能、指標參數(shù)6.1 實現(xiàn)功能本系統(tǒng)應具有的功能有：第一搶答信號的鑒別和鎖存功能；搶答計時功能；組別顯示功能；蜂鳴器提示功能。 具體實現(xiàn)如下，搶答開始時主持人按下?lián)尨饛臀绘I，系統(tǒng)進入搶答狀態(tài)，與時模塊輸出初始.

22、 . . 13 / 20 信號給數(shù)碼顯示模塊并顯示出初始值。當某參賽組搶先將搶答鍵按下時，系統(tǒng)將其余三路搶答信號封鎖，同時蜂鳴器發(fā)出聲音提示，組別顯示模塊送出信號給led ，從而顯示出該搶答成功組，隨后，計時模塊送出倒計時計數(shù)允許信號，開始回答問題，計時顯示器則從初始值開始計時，計時至0時， 蜂鳴器發(fā)出超時報警信號，搶答終止。6.2 指標參數(shù)仿真搶答過程符合要求程度。6.3 指標參數(shù)分析通過仿真圖形看出，本設計能夠很好的達到設計目標的要求。7 設計總結這次 eda課程設計歷時兩個星期，在整整兩個星期的日子里，可以說是苦多于甜，但是可以學的到很多很多的東西，同時不僅可以鞏固以前所學過的知識，而且

23、學到了很多在書本上所沒有學到過的知識。通過這次設計，進一步加深了對eda的了解，讓我對它有了更加濃厚的興趣。特別是當程序編寫調(diào)試成功時，心里特別的開心。通過這次 eda智能搶答器的設計，不僅了解到了搶答器的基本工作原理，還基本學會了多種軟件仿真的使用方法，并且意識到了作為一個二十一世紀的電子信息專業(yè)的學生，這些操作常識是必不可少的。從中我們發(fā)現(xiàn)了以往學習中的許多不足，也讓我們掌握了許多以往不太牢固的知識。在大家的共同努力下， 我們順利完成了任務。 在這次課程設計中， 在收獲知識的同時，還收獲了閱歷，收獲了成熟，在此過程中，我們通過查找大量資料，請教老師，以與不懈的努力，不僅培養(yǎng)了獨立思考、動手

24、操作的能力，在各種其它能力上也都有了提高。更重. . . 14 / 20 要的是，在實驗課上，我們學會了很多學習的方法。而這是日后最實用的，真的是受益匪淺。要面對社會的挑戰(zhàn)，只有不斷的學習、實踐，再學習、再實踐。在摸索該如何設計電路圖使之實現(xiàn)所需功能的過程中，遇到了自己無法解決的困難和問題，通過老師的指導和幫助以與在網(wǎng)上查閱資料，最終解決了問題。對于我個人來說，這次設計給我印象最深的就是擴大了自己的知識面，了解了更多與本專業(yè)相關的科技信息，同時培養(yǎng)了我們的設計思維，增加了實際操作的能力。在讓我們體會到設計電路艱辛的同時，更讓我們體會到了成功的喜悅和快樂以與團隊的合作精神的重要性。雖然結束了，也

25、留下了很多遺憾，因為由于時間的緊缺和許多課業(yè)的繁忙，并沒有做到最好，但是，最起碼我們沒有放棄，它是我們的驕傲！相信以后我們會以更加積極地態(tài)度對待我們的學習、 對待我們的生活。 我們的激情永遠不會結束， 相反，我們會更加努力，努力的去彌補自己的缺點， 發(fā)展自己的優(yōu)點， 去充實自己， 只有在了解了自己的長短之后，我們會更加珍惜擁有的， 更加努力的去完善它， 增進它。只有不斷的測試自己， 挑戰(zhàn)自己，才能擁有更多的成功和快樂！最后要感斌老師的指導，在他的耐心指導下完成了設計題目的選定和報告的完成，在老師的幫助下我才能按時的完成任務。參考文獻1 曉慧，許紅梅，會玲. 電子技術eda實踐教程 . ：國防工

26、業(yè)， 2005 2 王金明 . 數(shù)字系統(tǒng)設計與verilog hdl.第四版 . ：電子工業(yè)， 2011 3 康華光 . 電子技術基礎（模擬部分第五版）m. ：高等教育，2006.1 4 康華光 . 電子技術基礎（數(shù)字部分第五版）m. ：高等教育，2006.1 . . . 15 / 20 附錄相關設計圖由于本設計并沒有下載到實驗板上，而只是利用仿真軟件進行仿真。故沒有硬件原理圖，設計的如下：. . . 16 / 20 圖 9.1 軟件程序module qiangdaqi(clk,clear,player,count_time,result,alert,flag); input clk,clea

27、r;/clk用于與時， clear 用于主持人復位input3:0player;/共四位選手output7:0count_time;/八位寬度，驅(qū)動兩個數(shù)碼管，用于回答時間的顯示output3:0result;/用于搶答結果顯示output alert;/搶答成功與超時時報警，為1 時有效output flag;/標志寄存器，留給搶答成功的選手reg flag; reg7:0count;/倒計時 99s reg3:0result;/顯示按鍵的選手reg alert; assign count_time=count; always (player or clear) begin if(clear) begin if(!flag)/用于屏蔽其他的選手begin case(player) 1: . . . 17 / 20 begin flag=1; result=4b0001;/顯示第一位選手獲得搶答if(co