復(fù)旦大學(xué)微電子工藝VLSI-16第十六講 工藝集成

1、集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.011集成電路工藝原理 仇志軍邯鄲校區(qū)物理樓435室集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.012大綱大綱 第一章第一章 前言前言第二章第二章 晶體生長(zhǎng)晶體生長(zhǎng)第第三章三章 實(shí)驗(yàn)室凈化及硅片清洗實(shí)驗(yàn)室凈化及硅片清洗第四章第四章 光刻光刻第五章第五章 熱氧化熱氧化第六章第六章 熱擴(kuò)散熱擴(kuò)散第七章第七章 離子注入離子注入第八章第八章 薄膜淀積薄膜淀積第九章第九章 刻蝕刻蝕第十章第十章 接觸與互連接觸與互連第十第十一一章章 工藝集成工藝集成第十二章第十二章 未來(lái)趨勢(shì)與挑戰(zhàn)未來(lái)趨勢(shì)與挑戰(zhàn)集成電路工藝

2、原理第十一章第十一章 工藝集成工藝集成INFO130024.013MOS隔離技術(shù)隔離技術(shù) 柵結(jié)構(gòu)及自對(duì)準(zhǔn)技術(shù)柵結(jié)構(gòu)及自對(duì)準(zhǔn)技術(shù)銅互連技術(shù)銅互連技術(shù)先進(jìn)先進(jìn)CMOS集成工藝集成工藝集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.014 MOS IC的基本隔離技術(shù)的基本隔離技術(shù)MOS晶體管是自隔離，晶體管是自隔離，MOS可有較高的密度，但鄰近的器件會(huì)可有較高的密度，但鄰近的器件會(huì)有寄生效應(yīng)。有寄生效應(yīng)。希望場(chǎng)區(qū)的希望場(chǎng)區(qū)的VTF大，大，VTF要高于電源電壓要高于電源電壓34 V，保證寄生，保證寄生MOS管的電流小于管的電流小于1 pA。器件間距近或溫度升高均會(huì)使器件間距近或

3、溫度升高均會(huì)使VTF下降。下降。T從從25125 C，VTF下降下降2 V。集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.015 MOS IC的基本隔離技術(shù)的基本隔離技術(shù)增加場(chǎng)區(qū)增加場(chǎng)區(qū)VT的方法的方法 場(chǎng)氧化層增厚，是柵氧化層的場(chǎng)氧化層增厚，是柵氧化層的710倍倍 場(chǎng)氧化區(qū)下面增加摻雜濃度（場(chǎng)氧化區(qū)下面增加摻雜濃度（Channel-stop implant，溝道阻斷注入溝道阻斷注入 ）oxfAsCqNfFBTVV)2(22 集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0161、LOCOS局部氧化隔離技術(shù)局部氧化隔離技術(shù)(40nm)(80n

4、m)50 keV，11013 cm-2集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.017LOCOS工藝存在的問(wèn)題工藝存在的問(wèn)題1）鳥(niǎo)嘴效果）鳥(niǎo)嘴效果不利于集成度提高不利于集成度提高2）表面不平整）表面不平整不利于光刻和薄膜淀積不利于光刻和薄膜淀積集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.018改進(jìn)的改進(jìn)的LOCOS工藝工藝 PBL（polybuffered LOCOS）在在LPCVD Si3N4前，先淀積一層多晶硅，讓多晶硅消耗前，先淀積一層多晶硅，讓多晶硅消耗場(chǎng)氧化時(shí)橫向擴(kuò)散的場(chǎng)氧化時(shí)橫向擴(kuò)散的O。鳥(niǎo)嘴可減小至。鳥(niǎo)嘴可減小至0.1-0

5、.2m mm。集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.019PBL有利于集成度有利于集成度的提高的提高減少減少Si3N4對(duì)對(duì)硅襯底的應(yīng)力硅襯底的應(yīng)力集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.01102、STI（Shallow Trench Insulation） 淺溝槽隔離淺溝槽隔離LOCOS、PBL可用于技術(shù)節(jié)點(diǎn)可用于技術(shù)節(jié)點(diǎn) 0.35-0.5 m mm；0.35 m mm必須使用必須使用STI1）硅片清洗）硅片清洗2）墊底氧化）墊底氧化（20 nm）集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0111

6、3）LPCVD氮化硅氮化硅（100 nm）4）隔離區(qū)光刻）隔離區(qū)光刻5）淺溝槽刻蝕）淺溝槽刻蝕（0.5 m mm）集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.01126）熱生長(zhǎng)氧化硅阻擋層）熱生長(zhǎng)氧化硅阻擋層（20 nm）7）場(chǎng)區(qū)溝道阻斷注入）場(chǎng)區(qū)溝道阻斷注入 8）CVD 氧化硅充填溝槽氧化硅充填溝槽集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.01139）CMP平坦化平坦化10）刻蝕氮化硅退）刻蝕氮化硅退火致密化火致密化CVD氧化硅氧化硅 集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0114現(xiàn)代現(xiàn)代STI技術(shù)（

7、技術(shù)（CMOS）2）HDPCVD退火致密化退火致密化1）減少了溝道阻斷）減少了溝道阻斷注入注入U(xiǎn)SG（Un-doped Silicate Glass）：）：SiH4+O2+ArUSG + volatiles 集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.01153）CMP平坦化平坦化4）回刻氮化硅）回刻氮化硅和和USG集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0116柵結(jié)構(gòu)及自對(duì)準(zhǔn)技術(shù)柵結(jié)構(gòu)及自對(duì)準(zhǔn)技術(shù)早期為早期為SiO2金屬柵（金屬柵（Al柵），隨著集成度的提高，需要降低柵），隨著集成度的提高，需要降低VToxfAsCqNfFBTVV)

8、2(22 采用多晶硅柵后，采用多晶硅柵后，VT可以下降可以下降1.21.4 V多晶硅柵的其它優(yōu)勢(shì)：多晶硅柵的其它優(yōu)勢(shì)：可以通過(guò)摻雜改變可以通過(guò)摻雜改變 MS。如。如n-poly可以使可以使VT下降下降1.1 V，既工業(yè)界常用的雙多晶柵既工業(yè)界常用的雙多晶柵dual-poly（n & p）工藝。）工藝。多晶柵自對(duì)準(zhǔn)技術(shù)，可以進(jìn)一步提高集成度。多晶柵自對(duì)準(zhǔn)技術(shù)，可以進(jìn)一步提高集成度。且且Al不適合后期離子注入退火等高溫不適合后期離子注入退火等高溫鋁柵也不利于減小源鋁柵也不利于減小源-漏區(qū)的串聯(lián)電阻漏區(qū)的串聯(lián)電阻多晶硅柵（互連）多晶硅柵（互連）集成電路工藝原理第十一章第十一章 工藝集成工藝集

9、成INFO130024.01171、多晶硅柵自對(duì)準(zhǔn)技術(shù)、多晶硅柵自對(duì)準(zhǔn)技術(shù)集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0118LDDspacer多晶硅自對(duì)準(zhǔn)技術(shù)多晶硅自對(duì)準(zhǔn)技術(shù)1）LDD注入注入2）邊墻形成）邊墻形成集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.01193）離子注入退火）離子注入退火自對(duì)準(zhǔn)硅化物工藝自對(duì)準(zhǔn)硅化物工藝SALICIDE使得接觸面積最大化，以降低接觸電阻，使得接觸面積最大化，以降低接觸電阻，同時(shí)使接觸更加靠近晶體管的溝道同時(shí)使接觸更加靠近晶體管的溝道TiSi2，CoSi2，NiSi自對(duì)準(zhǔn)離子注入自對(duì)準(zhǔn)離子注入集成電

10、路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0120SALICIDE Process(a) Basic MOSFET structure fabricated SiO2sourcegatedrain(d) Selective removal of unreacted metal + 2nd anneal at 500-850 oCSiO2silicideSiO2silicideunreacted metal(c) 1st anneal at 300-700 CSiO2sourcegatedrainMetal Ti(b) Metal deposition集成電路工藝原理第十

11、一章第十一章 工藝集成工藝集成INFO130024.0121銅互連技術(shù)Copper / Low k Dual Damascene (DD)大馬士革雙鑲嵌工藝大馬士革雙鑲嵌工藝集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0122PVD Cu籽晶層籽晶層 ECP（電鍍）（電鍍）集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0123先進(jìn)先進(jìn)SOICMOS集成工藝集成工藝SOI五層五層Cu互連結(jié)構(gòu)互連結(jié)構(gòu)集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0124集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO1300

12、24.0125集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0126& Wafer cleaning集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0127& Wafer cleaning集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0128集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0129& alignment, exposure, PEB, development and inspectionEtch oxide & Sias alignment mar

13、ksmask0集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0130Strip PR and Screen OxideWafer cleaning集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0131Pad thermal oxidationLPCVD Nitride集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0132集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0133PR coating and pre-bakingmask1集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO1

14、30024.0134PEB, development & inspectionEtch pad oxide and nitride集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0135Strip PR & etch Si集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0136集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0137集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0138Strip nitride & oxideWafer cleaning集成電路工藝原理第十

15、一章第十一章 工藝集成工藝集成INFO130024.0139集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0140集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0141mask2PR coating and pre-baking, mask alignment & exposure, PEB, development and inspection集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0142集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0143集成電路工藝原理第十一章第十一章

16、 工藝集成工藝集成INFO130024.0144集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0145集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0146mask3PR coating and pre-baking, mask alignment & exposure, PEB, development and inspection集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0147集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0148集成電路工藝原理第十一章第十一章 工藝集成工

17、藝集成INFO130024.0149Strip PR & sacrificial oxideWafer cleaning集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0150集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0151集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0152集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0153mask4a-Si etchingPR coating and pre-baking, mask alignment & exposure, P

18、EB, development and inspection集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0154Strip PR, wafer cleaning, a-Si annealing and oxidationoxide集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0155集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0156mask5PR coating and pre-baking, mask alignment & exposure, PEB, development and inspect

19、ion集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0157集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0158集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0159集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0160mask6PR coating and pre-baking, mask alignment & exposure, PEB, development and inspection集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0161集成電

20、路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0162集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0163集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0164集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0165集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0166mask7PR coating and pre-baking, mask alignment & exposure, PEB, development and inspection集成電路工藝原理第

21、十一章第十一章 工藝集成工藝集成INFO130024.0167集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0168集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0169集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0170PR coating and pre-baking, mask alignment & exposure, PEB, development and inspectionmask8集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0171集成電路工藝原理第十一章第十一

22、章 工藝集成工藝集成INFO130024.0172集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0173集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0174Ar2 Sputtering etching（SiO2及刻蝕清洗）集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0175集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0176集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0177集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0178集成

23、電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0179集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0180集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0181PR coating and pre-baking, mask alignment & exposure, PEB, development and inspectionmask8集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0182+Nitride集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0183

24、集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0184Ar2 sputtering etching集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0185集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0186集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0187集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0188Ar2 Sputtering etchingSOD=Spin On Dielectric集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0189Bulk Cu ECP & annealing集成電路工藝原理第十一章第十一章 工藝集成工藝集成INFO130024.0190集成電路工藝