數(shù)字頻率直接合成器設(shè)計(jì)

1、目錄第一章 前言3第二章 設(shè)計(jì)任務(wù)與要求4第三章 直接數(shù)字頻率合成器（DDS）的原理5第四章 模塊的功能84.1 相位累加器84.2 相位寄存器84.3 正表弦查找94.4 D/A轉(zhuǎn)換器9第五章 設(shè)計(jì)思路12第六章實(shí)驗(yàn)器件13第七章 功能模塊147.1 模塊一 相位累加器SUM99147.2 模塊二 相位寄存器REG1187.3 模塊三 正弦查找表ROM217.4 模塊四 ROM256_8輸出數(shù)據(jù)寄存器REG229第八章 總體電路圖設(shè)計(jì)31第九章 設(shè)計(jì)心得體會(huì)34主要參考文獻(xiàn)36第一章 前言 1971年，美國學(xué)者J.Tierncy、C.M.Reader和B.Gold提出了以全數(shù)字技術(shù)從相位概念

2、出發(fā)直接合成所需波形的一種新的頻率合成原理。隨著技術(shù)和水平的提高，一種新的頻率合成技術(shù)直接數(shù)字頻率合成(DDS，Direct Digtal Synthesis)技術(shù)得到了飛速發(fā)展。DDS技術(shù)是一種把一系列數(shù)字形式的信號(hào)通過DAC轉(zhuǎn)換成模擬形式的信號(hào)合成技術(shù)，目前使用最廣泛的一種DDS方式是利用高速存儲(chǔ)器作查找表，然后通過高速DAC輸出已經(jīng)用數(shù)字形式存入的正弦波。DDS技術(shù)具有頻率切換時(shí)間短，頻率分辨率高，頻率穩(wěn)定度高，輸出信號(hào)的頻率和相位可以快速程控切換，輸出相位可連續(xù)，可編程以及靈活性大等優(yōu)點(diǎn)，廣泛用于接受機(jī)本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線通信系統(tǒng)。第二章 設(shè)計(jì)

3、任務(wù)與要求 DDS即為Direct Digital Synthesize，中文名稱是直接數(shù)字合成器，是一種新型的頻率合成技術(shù)和信號(hào)產(chǎn)生方法，具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換，能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。利用EDA技術(shù)和FPGA實(shí)現(xiàn)直接數(shù)字頻率合成器DDS的設(shè)計(jì)。 設(shè)計(jì)要求： 1、利用QuartusII軟件實(shí)現(xiàn)DDS的設(shè)計(jì)； 2、模塊間具有一定鎖存功能； 3、系統(tǒng)具有清零和使能的功能； 4、DDS中的波形存儲(chǔ)器模塊用Altera公司的Cyclone系列FPGA芯片中的ROM實(shí)現(xiàn)。 5、具有保持相位的連續(xù)； 6、通過實(shí)驗(yàn)箱上的開關(guān)輸入DDS的頻率和相位控制

4、字；第三章 直接數(shù)字頻率合成器（DDS）的原理 對(duì)正弦信號(hào)發(fā)射器，它的輸出可以用下式來描述： 其中是指該信號(hào)發(fā)射器的輸出信號(hào)波形，指輸出信號(hào)對(duì)應(yīng)的頻率。上式的表述對(duì)于時(shí)間t是連續(xù)的，為了用數(shù)字邏輯實(shí)現(xiàn)該表達(dá)式，必須進(jìn)行離散化處理，用基準(zhǔn)時(shí)鐘進(jìn)行抽樣，令正弦信號(hào)的相位： 在一個(gè)周期，相位的變化量為： 其中指的頻率對(duì)于可以理解滿相位，為了對(duì)進(jìn)行數(shù)字量比，把切割成份，由此每個(gè)周期的相位增量用量化值來表述：，且為整數(shù) 由以上式子可得： 顯然，信號(hào)發(fā)生器的輸出可描述為： 其中指前一個(gè)周期的相位值，同樣得出：由上面的推導(dǎo)可以看出，只要對(duì)相位的量化值進(jìn)行簡單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值，而用于

5、累加的相位增量量化值決定了信號(hào)的輸出頻率，并呈現(xiàn)簡單的線性關(guān)系。直接數(shù)字合成器DDS就是根據(jù)上述原理而設(shè)計(jì)的數(shù)字控制頻率合成器。如圖所示3-1是一個(gè)基本的DDS結(jié)構(gòu)，主要由累加器、相位寄存器、加法器、正弦ROM查找表和DAC構(gòu)成。 圖 3-1 DDS基本原理圖相位累加器是整個(gè)DDS的核心，相位累加器由位加法器與位累加寄存器級(jí)聯(lián)構(gòu)成。每來一時(shí)鐘脈沖fs，加法器將頻率控制字與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加

6、器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是DDS輸出的信號(hào)頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器（ROM）的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到/轉(zhuǎn)換器，/轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。 第四章 模塊的功能4.1 相位累加器 如圖所示4-1相位累加器是一個(gè)帶有累加功能的N位加法器，它以設(shè)定的N位頻率控制字K作為步長進(jìn)行線性累加，當(dāng)

7、其和滿時(shí)，計(jì)數(shù)器清零，并進(jìn)行重新運(yùn)算，它使輸出頻率正比于時(shí)鐘頻率和相位增量之積。相位累加器的作用：在時(shí)鐘的作用下，進(jìn)行相位累加 注意：當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期的動(dòng)作。 相位頻率控 f 量化寄存器加法器制字K 序列 位位位圖 4-1相位累加器 4.2 相位寄存器 相位寄存器是一個(gè)N位的寄存器，它對(duì)輸入端輸入的數(shù)據(jù)進(jìn)行寄存，當(dāng)下一個(gè)時(shí)鐘到來時(shí)，輸出寄存的數(shù)據(jù)。 4.3正表弦查找 ROM是DDS最關(guān)鍵的部分，也是最復(fù)雜的部分，設(shè)計(jì)時(shí)首先需對(duì)正弦函數(shù)進(jìn)行離散采樣，接著將采樣的結(jié)果放到ROM模塊的對(duì)應(yīng)存儲(chǔ)單元中，每一位地址對(duì)應(yīng)一個(gè)數(shù)值，輸出為8位。ROM中必須包含完整的正弦采

8、樣值，此設(shè)計(jì)采樣256點(diǎn)，而且還要注意避免在按地址讀取ROM內(nèi)容時(shí)可能引起的不連續(xù)點(diǎn)，避免量化噪音集中于基頻的諧波上。 如圖4-2所示地 數(shù) 波 形 ROM址 據(jù) 據(jù) 據(jù)據(jù) 相位量化序列正弦幅度量化序列 圖 4-2 波形存儲(chǔ)器作用：進(jìn)行波形的相位-幅值轉(zhuǎn)換4.4 D/A轉(zhuǎn)換器 D/A轉(zhuǎn)換器的作用：把已經(jīng)合成的正弦波的數(shù)字量轉(zhuǎn)換成模擬量。 典型D/A轉(zhuǎn)換器芯片DAC0832: DAC0832是一個(gè)8位D/A轉(zhuǎn)換器。單電源供電，從+5V+15V均可正常工作?；鶞?zhǔn)電壓的范圍為正負(fù)10V;電流建立時(shí)間為1s；CMOS工藝，低功耗，僅20mW。DAC0832轉(zhuǎn)換器芯片為20引腳，雙列直插式封裝，其引腳排

9、列如圖4-3所示。CS VDDWR1WR2ILEXFER VREFDI0 RFBDI1 IOUT1DI2 IOUT2DI3DI4DI5DI6DI7GNDGND1202181981797611512416151413310 圖 4-3 DAC0832引腳圖 對(duì)各引腳信號(hào)說明如下： DI7DI0:轉(zhuǎn)換數(shù)據(jù)輸入。 CS:片選信號(hào)(輸入)，低電平有效。 ILE:數(shù)據(jù)鎖存允許信號(hào)（輸入），高電平有效。 WR1:寫信號(hào)（輸入），低電平有效。 WR2:第2寫信號(hào)（輸入），低電平有效。 XFER：數(shù)據(jù)傳送控制信號(hào)（輸入），低電平有效。 IOUT1、IOUT2:電流輸出1、2，DAC轉(zhuǎn)換器的特性之一是：Iout

10、1+Iout2=常數(shù) RFB反饋電阻端 VREF:基準(zhǔn)電壓，其電壓可正可負(fù)，范圍-10V+10V. DGND:數(shù)字地 AGND:模擬第五章 設(shè)計(jì)思路 DDS即為Direct Digital Synthesize,中文名稱是直接數(shù)字合成器，是一種新型的頻率合成技術(shù)，具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換，并且在改變時(shí)能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。 DDS技術(shù)很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計(jì)中，尤其是在通信領(lǐng)域，其應(yīng)用越來越廣泛。圖3-1是DDS的基本原理圖，頻率控制字M和相位控制字N分別控制DDS輸出正弦波的頻率和相位。DD

11、S系統(tǒng)的核心是相位累加器，它由一個(gè)累加器和一個(gè)N位寄存器組成。每來一個(gè)時(shí)鐘脈沖，相位寄存器以步長M增加。相位寄存器的輸出與相位控制字相加，其結(jié)果作為正弦查找表的地址。正弦查找表由ROM構(gòu)成，內(nèi)部存有一個(gè)完整周期正弦波的數(shù)字幅度信息，每個(gè)查找表的地址對(duì)應(yīng)正弦波中0-360°范圍內(nèi)的一個(gè)相位點(diǎn)。查找表把輸入的地址信息映射成正弦波的數(shù)字幅度信號(hào)，同時(shí)輸出到數(shù)模轉(zhuǎn)換器DAC的輸入端，DAC輸出的模擬信號(hào)。其中CLK來自高穩(wěn)性晶振所提供，用于提供DDS各種部件的同步工作。相位累加器作用是對(duì)頻率控制字進(jìn)行線性累加；波形存儲(chǔ)器中所對(duì)應(yīng)的是一張函數(shù)波形查詢表，對(duì)應(yīng)不同的相位碼址輸出不同的幅度編碼。該

12、幅度編碼經(jīng)D/A轉(zhuǎn)換后得到對(duì)應(yīng)的階梯波，相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，這樣完成了一個(gè)周期，這個(gè)周期就是DDS信號(hào)的一個(gè)頻率周期。第六章 實(shí)驗(yàn)器件1、裝有Quartus軟件的計(jì)算機(jī)一臺(tái) 2、芯片：使用Altera公司生產(chǎn)的Cyclone系列芯片，如EP1C12Q240C8芯片3、EDA實(shí)驗(yàn)箱一個(gè) 4、下載接口是數(shù)字芯片的下載接口（JTAG），主要用于FPGA芯片的數(shù)據(jù)下載5、按鍵開關(guān)和LED燈 6、時(shí)鐘源第七章 功能模塊7.1 模塊一 相位累加器SUM99 圖 7-1相位累加器SUM99邏輯符合表 7.1相位累加器邏輯功能表頻率控制字K7.

13、0相 位 控 制 字 H7.0 累 加 和 S7.0進(jìn) 位 輸 出 C7.0 C7 K7H7 S7 C6 K6 H6 S6 C5 K5 H5 S5 C4 K4 H4 S4 C3 K3 H3 S3 C2 K2 H2 S2 C1 K1 H1 S1 C0 K0 H0 S0 當(dāng)來一個(gè)時(shí)鐘脈沖時(shí)，頻率控制字與相位控制字相加，累加和為S. 表 7.2 相位累加器SUM99邏輯功能表 輸 入 輸 出 CLK EN RESET X X 0 復(fù) 位 1OUT7.0 當(dāng)RESET為低電平時(shí)，輸出OUT復(fù)位為0； 當(dāng)RESET為高電平，使能信號(hào)EN為高電平時(shí)，來一個(gè)時(shí)鐘脈沖信號(hào)，頻率控制字線性累加輸出一個(gè)OUT數(shù)據(jù)

14、. 仿真結(jié)果：圖7-2 相位累加器的仿真波形仿真結(jié)果說明：由仿真波形圖可知當(dāng)來一個(gè)上升沿時(shí)輸出頻率控制字線性累加和；當(dāng)其和滿時(shí)，計(jì)數(shù)器清零，并進(jìn)行重新運(yùn)算。SUM99的VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SUM99 IS PORT(K:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; EN:IN STD_LOGIC; RESET:IN STD_LOGIC; OUT1:OUT STD_LOGIC_VECTOR

15、(7 DOWNTO 0);END ENTITY SUM99;ARCHITECTURE ART OF SUM99 IS SIGNAL TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(CLK,EN,RESET)IS BEGIN IF RESET='0'THEN TEMP<="00000000" ELSE IF CLK'EVENT AND CLK='1'THEN IF EN='1'THEN TEMP<=TEMP+K; END IF; END IF; END IF;

16、 OUT1<=TEMP; END PROCESS;END ARCHITECTURE ART;7.2 模塊二 相位寄存器REG1 圖7-3相位寄存器REG1邏輯符號(hào)表 7.3 相位寄存器 邏輯功能表輸 入輸 出 CLK D Q Q1 Q2 Q1 Q2 數(shù)據(jù)端D，用來輸入被寄存的二進(jìn)制信號(hào)； 脈沖端CLK,在脈沖的上升沿到來時(shí)，Q隨D變化；仿真結(jié)果： 圖7-4相位寄存器REG1的仿真波形仿真結(jié)果說明：由仿真波形可看出相位寄存器的輸出Q隨輸入端D而變化，當(dāng)來一個(gè)時(shí)鐘沿時(shí)，D就輸入一個(gè)數(shù)，Q就隨之而變化。REG1的VHDL程序： LIBRARY IEEE;USE IEEE.STD_LOGIC_1

17、164.ALL;ENTITY REG1 IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY REG1;ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK)IS BEGIN IF(CLK'EVENT AND CLK='1')THEN Q<=D; END IF; END PROCESS;END ARCHITECTURE ART;7.3 模塊三 正弦查找表ROM 圖7-5

18、 正弦查找表ROM 邏輯符號(hào) 表7.4 ROM256_8中的數(shù)據(jù) 定制LPM_ROM元件：圖7-6 定制新的宏觀能塊圖7-7 LPM 宏功能塊設(shè)定 圖7-8 選擇SinROM模塊數(shù)據(jù)線和地址線寬度圖7-9 選擇地址鎖存信號(hào)CLOCK圖7-10 調(diào)入ROM初始化數(shù)據(jù)文件圖7-11圖7-12 LPM_ROM設(shè)計(jì)完成仿真結(jié)果： 圖7-13 ROM256_8的仿真波形 仿真結(jié)果說明：由仿真波形圖可知，按ROM256_8中的存儲(chǔ)數(shù)據(jù)地址address,當(dāng)來一個(gè)時(shí)鐘脈沖時(shí)，就會(huì)輸出ROM256_8存儲(chǔ)器中的數(shù)據(jù)。當(dāng)相位控制字為0，相位累加輸出的序列對(duì)波形存儲(chǔ)器尋址，得到一系列離散的幅度編碼。ROM256_

19、8的VHDL程序：LIBRARY IEEE; USE ieee.std_logic_1164.all; LIBRARY ALTERA_MF; USE altera_mf.all; ENTITY rom256_8 IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0); clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); END rom256_8; ARCHITECTURE SYN OF rom256_8 IS SIGNAL sub_wire0 : STD_LOGIC_V

20、ECTOR (7 DOWNTO 0); COMPONENT ALTSYNCRAM GENERIC ( address_aclr_a : STRING; INIT_file : STRING; intended_device_family : STRING; _hint : STRING; 1PM_type : STRING; NUMWORDS_a : NATURAL; operation_mode : STRING; OUTDATA_aclr_a : STRING; OUTDATA_reg_a : STRING; WIDTHAD_a : NATURAL; WIDTHAD_a : NATURAL

21、; width_byteena_a : NATURAL ); PORT ( clock0 : IN STD_LOGIC ; address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0); q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); END COMPONENT; BEGIN q <= sub_wire0(7 DOWNTO 0); ALTSYNCRAM_component : ALTSYNCRAM GENERIC MAP ( address_aclr_a => "NONE", INIT_file

22、=> "sin_rom.mif", intended_device_family => "Stratix", 1PM_hint => "ENABLE_RUNTIME_MOD=NO", 1PM_type => "altsyncram", NUMWORDS_a => 256, operation_mode => "ROM", OUTDATA_aclr_a => "NONE", OUTDATA_reg_a => "UNREG

23、ISTERED", WIDTHAD_a => 8, width_a => 8, width_byteena_a => 1 ) PORT MAP ( clock0 => clock, address_a => address, q_a => sub_wire0 ); END SYN;7.4 模塊四 ROM256_8輸出數(shù)據(jù)寄存器REG2 7-14 寄存器邏輯符號(hào) 表7.5 寄存器功能表輸 入輸 出CLK D Q Q1 Q2 Q1 Q2 數(shù)據(jù)端D,用來輸入被寄存的二進(jìn)制信號(hào)； 脈沖端CLK,在脈沖的上升沿到來時(shí)，Q隨D變化； 仿真結(jié)果：圖7-15 寄存

24、器REG2的仿真波形仿真結(jié)果分析： 由仿真波形可看出相位寄存器的輸出Q隨輸入端D而變化，當(dāng)來一個(gè)時(shí)鐘沿時(shí)，D就輸入一個(gè)數(shù)，D就隨之而變化。REG2的VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG2 IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY REG2;ARCHITECTURE ART OF REG2 IS BEGIN PROCESS(CLK)IS BEGIN

25、 IF(CLK'EVENT AND CLK='1')THEN Q<=D; END IF; END PROCESS; END ARCHITECTURE ART;第八章 總體電路圖設(shè)計(jì)圖 7-16 頂層電路原理圖 首先利用C語言編程對(duì)正弦函數(shù)進(jìn)行采樣；然后對(duì)采樣數(shù)據(jù)進(jìn)行二進(jìn)制轉(zhuǎn)換，其結(jié)果作為查找表地址的數(shù)值。 用C語言編寫的正弦函數(shù)數(shù)據(jù)采樣程序如下： #include "stdio.h" #include "math.h" Main( ) int I; Float s; For ( i=0;i<1024;i+) s=sin

26、(actan(1)*8*i/1024); Printf(" %d，%d; n"， (int)(s+1)*1023/2); 電路工作情況： DDS設(shè)計(jì)頂層原理圖如上，這時(shí)DDS的FPGA的設(shè)計(jì)可分為如下幾個(gè)模塊：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和輸出數(shù)據(jù)寄存器REG2。輸入信號(hào)有時(shí)鐘輸入CLK,使能端EN,復(fù)位端RESET,頻率控制字K,輸出信號(hào)為Q。 整個(gè)DDS模塊采用一個(gè)時(shí)鐘，CLK來自為高穩(wěn)性晶振提供，以用來同步各個(gè)模塊的運(yùn)算速度。相位累加器作用是對(duì)頻率控制字進(jìn)行線性累加，當(dāng)其和滿時(shí)，計(jì)數(shù)器清零，并進(jìn)行重新運(yùn)算。相位寄存器REG1它對(duì)輸入端輸入

27、的數(shù)據(jù)進(jìn)行寄存，當(dāng)下一個(gè)時(shí)鐘到來時(shí)，輸出寄存的數(shù)據(jù)。波形存儲(chǔ)器中所對(duì)應(yīng)的是一張函數(shù)波形查詢表，對(duì)應(yīng)不同的相位碼址輸出不同的幅度編碼。為了保證輸出數(shù)據(jù)的穩(wěn)定性，將ROM的輸出數(shù)據(jù)先寄存在REG2中，待下一個(gè)時(shí)鐘到來時(shí)，再將其輸出。整個(gè)系統(tǒng)各模塊是在同步時(shí)鐘信號(hào)CLK的控制下協(xié)調(diào)工作的。相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是DDS信號(hào)的一個(gè)頻率周期。整個(gè)系統(tǒng)DDS的仿真結(jié)果：圖7-17 頂層電路原理圖的仿真波形仿真結(jié)果分析：當(dāng)相位控制字為0，相位累加輸出的序列對(duì)波形存儲(chǔ)器尋址，得到一系列離散的幅度編碼。由系統(tǒng)DDS仿真波形圖可知當(dāng)來一個(gè)時(shí)鐘脈沖時(shí)，對(duì)應(yīng)波形存儲(chǔ)器尋址，可得結(jié)果正確是離散的正弦波采樣點(diǎn)。第九章 設(shè)計(jì)心得體會(huì) 通過此次課程設(shè)計(jì)，我進(jìn)一步加深了對(duì)電子設(shè)計(jì)自動(dòng)化的了解，并進(jìn)一步熟練了對(duì)QuartusII軟件的操作。在設(shè)計(jì)過程中雖然遇到了一些問題，但經(jīng)過一次又一次的思考，一遍又一遍的檢查終于找出了原因所在，也暴露出了前期我在這方面的知識(shí)欠缺和經(jīng)驗(yàn)不足。通過