簡易數字信號傳輸性能分析儀

1、.E題：簡易數字信號傳輸性能分析儀摘要本系統(tǒng)是由DSP技術以及CPLD的硬件編程技術實現(xiàn)的簡易數字信號傳輸性能分析儀，主要包括信號產生電路、低通濾波電路、噪聲疊加電路、數字信號解碼以及眼圖顯示四部分。信號發(fā)生器采用Verilog HDL將模擬硬件電路邏輯綜合在CPLD芯片中，簡化了電路的設計。在FilterPro仿真軟件指導下，通過調整原件參數，使用運放設計有源低通濾波器，使得設計達到要求。加法電路通過運放將信號和噪聲疊加。使用DSP對信號進行ADC連續(xù)采樣再通過過零比較捕捉到信號中的跳變沿，分析沿的間距和周期規(guī)律就可確定時鐘信號的頻率，即用PWM將同步信號提取并輸出。再通過編程得出信號的同步

2、時鐘頻率，依此得出相應的眼圖幅度。通過電路組裝、程序編寫與調試、采集實驗數據與分析等設計環(huán)節(jié)，順利 完成了題目的基本和發(fā)揮部分的要求，并在數字信號發(fā)生、動態(tài)程序及算法優(yōu)化設計方面有一定的創(chuàng)新。關鍵詞：曼徹斯特編碼、CPLD、低通濾波、DSP、眼圖AbstractThis system is designed based on DSP and CPLD hardware programming technology to realize a simple digital signal transmission performance analyzer, mainly comprises four

3、 parts of signal generators, low-pass filters, digital signal analysis and display. Verilog HDL that converts the analog hardware to logic circuit in CPLD chip is adopted in Signal generators to simplify circuit design. The design requirement of low-pass filters is satisfied by adjusting the paramet

4、ers and using discrete components design under the guidance of FilterPro. Through ADC continuous sampling and the zero crossing comparison by DSP, the signals hopping along is captured, by analyzing along the pitch and cycle the frequency of the clock signal can be determined and then uses PWM to ta

5、ckle extract and output synchronous signal. Through the DSP programming signal synchronous clock frequency can be obtained, and then draw the corresponding eye amplitude. Through the circuit assembly, programming and debugging, gathering of experimental data and analysis, design including the basic

6、and extended requirements are successfully completed, and a certain innovation on the digital signal, dynamic program and algorithm for optimal design.目錄簡易數字信號傳輸性能分析儀（E題）31任務32要求3第一章 系統(tǒng)方案的選擇與論證41信源與信道的方案選擇與論證42信號分析電路的方案選擇與論證53顯示部分的方案選擇與論證5第二章 理論分析51.數字信號與偽隨機碼發(fā)生器的設計52低通濾波器電路的設計63加法電路的設計84數字信號分析電路的設計8

7、5顯示電路的設計9第三章 軟件流程10第四章 作品達到的性能指標111調試儀器112測試數據與結論11E題簡易數字信號傳輸性能分析儀一、任務設計一個簡易數字信號傳輸性能分析儀，實現(xiàn)數字信號傳輸性能測試；同時，設計三個低通濾波器和一個偽隨機信號發(fā)生器用來模擬傳輸信道。簡易數字信號傳輸性能分析儀的框圖如圖1 所示。圖中，V1 和 V1-clock 是數字信號發(fā)生器產生的數字信號和相應的時鐘信號；V2 是經過濾波器濾波后的輸出信號；V3 是偽隨機信號發(fā)生器產生的偽隨機信號；V2a 是V2 信號與經過電容C的V3 信號之和，作為數字信號分析電路的輸入信號； V4 和V4-syn 是數字信號分析電路輸出

8、的信號和提取的同步信號。3.jpg (44.87 KB)2011-8-31 14:00二、要求1基本要求（1）設計并制作一個數字信號發(fā)生器：a ) 數字信號V1為f1(x)=1+x2+x3+x4+x8的m序列，其時鐘信號為V1-clock；4.jpg (11.52 KB2011-8-31 14:00b）數據率為10100kbps，按10kbps 步進可調。數據率誤差絕對值不大于1；c）輸出信號為TTL 電平。（2）設計三個低通濾波器，用來模擬傳輸信道的幅頻特性：a）每個濾波器帶外衰減不少于40dB/十倍頻程；b）三個濾波器的截止頻率分別為100kHz、200kHz、500kHz，截止頻率誤差絕

9、對值不大于10；c）濾波器的通帶增益AF 在0.24.0 范圍內可調。（3）設計一個偽隨機信號發(fā)生器用來模擬信道噪聲: a）偽隨機碼信號V3為f2(x)=1+x+x4+x5+x12的m序列；b）數據率為10Mbps，誤差絕對值不大于1%；c ) 輸出信號峰峰值為100mV，誤差絕對值不大于10%。6.jpg (21.04 KB)2011-8-31 14:00（4）利用數字信號發(fā)生器產生的時鐘信號V1-clock 進行同步，顯示數字信號V2a 的信號眼圖，并測試眼幅度。2發(fā)揮部分（1）要求數字信號發(fā)生器輸出的V1 采用曼徹斯特編碼。（2）要求數字信號分析電路能從V2a 中提取同步信號V4-syn

10、 并輸出；同時，利用所提取的同步信號V4-syn 進行同步，正確顯示數字信號V2a 的信號眼圖。（3）要求偽隨機信號發(fā)生器輸出信號V3 幅度可調，V3 的峰峰值范圍為100mVTTL 電平。（4）改進數字信號分析電路，在盡量低的信噪比下能從V2a 中提取同步信號V4-syn，并正確顯示V2a 的信號眼圖。（5）其他。第一章 系統(tǒng)方案選擇與論證1. 信源與信道的方案選擇與論證數字信號發(fā)生器和偽隨機信號發(fā)生器部分方案一：采用多片移位寄存器芯片74HC/HCT194級聯(lián)成多級移位寄存器，配合異或門實現(xiàn)模2相加。該種方法電路復雜，速度較慢，功耗較大，難以達到題目要求，故不采用此種方法；方法二：通過CP

11、LD實現(xiàn)移位寄存器的功能，產生題目要求的數字信號和時鐘信號，并將其轉化為相對應的曼徹斯特編碼，該種方法功耗低，電路簡單，邏輯較少；方案三：通過軟件編程實現(xiàn)模擬的m序列，此方案較難控制時序和數據速率，故不采用。綜合考慮，采用方案二。低通濾波器部分方案一：采用集成濾波器芯片，大多數芯片如MAX297都采用開關電容濾波器。雖然帶外衰減很快，但是截止頻率太低，無法達到相應的標準，故不采用；方案二：采用運放和分立元件設計巴特沃茲四階濾波器。該方法考慮了運放的帶寬要求，并配合軟件仿真，決定采用OPA820芯片。該方案功耗低，可較好的達到各項要求。綜合考慮，采用方案二。2. 數字信號分析的方案選擇與論證方案

12、一：采用ARM或者MCU進行信號分析，MCU編程復雜，且難以做到實時處理；ARM采樣和信號處理速率難以達到相應標準，同步信號提取較難，故不采用。方案二：采用DSP進行信號分析，DSP具有比ARM或MCU更強的實時快速處理和高速采樣性能，可以對輸入信號進行較為理想的過采樣，同步信號提取精確度高、速度快，可以很好的滿足要求。綜合考慮，采用方案二。3. 顯示部分的方案選擇與論證方案一： 采用12864液晶顯示相應的眼圖及數據， 12864的響應速度難以跟上信號的采樣頻率，顯示會出現(xiàn)花屏、失真等現(xiàn)象，故不采用；方案二：采用TFT彩屏液晶顯示相應的眼圖及數據，TFT液晶響應速度滿足要求，顯示效果清晰準確

13、。綜合考慮，采用方案二。系統(tǒng)原理框圖噪聲時鐘信號數字信號第二章 理論分析1. 數字信號與偽隨機碼發(fā)生器的設計由n級移位寄存器構成的碼發(fā)生器。設計要求碼周期為255=28-1，4095=212-1；所以應采用8級和12級移位寄存器；又根據M碼生成多項式f1(x)=1+x2+x3+x4+x8和f2(x)=1+x+x4+x5+x12，確定反饋方程為F1=Q8Q4Q3Q2，F(xiàn)2=Q12Q5Q4Q1。下圖是線性反饋移位寄存器原理框圖。Verilog HDL可將相應的硬件電路邏輯綜合CPLD芯片EPM240中，EPM240是低功耗、低成本芯片，采用3.3V供電。經過編程處理，EPM240可產生要求的數字信

14、號，同時數字信號發(fā)生器輸出的信號實現(xiàn)了曼徹斯特編碼。以下是信號發(fā)生器部分的邏輯圖。2. 低通濾波器電路的設計100KHz低通濾波器200KHz低通濾波器500KHz低通濾波器增益調節(jié)電路根據要求，使用FilterPro計算出低通濾波器的參數：采用巴特沃茲4階低通濾波器。由于要求的頻率很高，故采用分立元件設計成兩級級聯(lián)，運算放大器部分第一級使用NE5532，第二級使用OPA820芯片。該芯片的工作頻率范圍為1Hz250MHz，在阻帶頻率處可達-77dB的衰減，采用+5V電壓供電。由軟件仿真可知，三個電路的截止頻率分別為92KHz,192KHz,480KHz；品質因數Q=1。其后三個低通濾波器的信

15、號接入增益調節(jié)電路，實現(xiàn)濾波器的通帶增益在0.24.0內可調。3. 加法電路的設計加法電路限幅緩沖與電平抬升電路噪聲從Vin1輸入，曼徹斯特信號由Vin2輸入。選擇電阻R1=R6=2R2，使得兩路信號等幅相加。其后將信號送入跟隨器，已達到限幅和緩沖的作用。隨后再送入電平抬升電路，如上圖，電平被抬升2.5V。2.5V可由電壓源芯片TL431產生，加法電路中的所有運算放大器皆采用NE5532芯片。4.數字信號分析電路的設計硬件處理部分采用TI公司的浮點DSP控制器TMS320F28335，其具有150MHz的高速處理能力，具備32位浮點處理單元，12位16通道ADC，與前代DSP相比，平均性能提高

16、50%。前級先通過500KHz左右的RC低通濾波，再通過限幅電路，即可觀察到信號的眼圖。5. 顯示電路的設計TFT液晶屏的接口電路第三章 軟件流程YNYN設計中ADC用2MHz的采樣速率，每次采樣1024個點存在指定的存儲空間中，采用“過零檢測法”的檢測上升邊沿和下降邊沿，將上升邊沿的點存在一數組T1中，下降沿的點存在另一數組T2中，然后數組中的兩個相鄰兩點做差，可求出兩個相鄰上升沿的差和相鄰下降沿的差，采用歸一化算法，確定采樣信號的最小頻率f(min)=F(采樣)/,信號顯示眼圖所需的步長step最低為，本次設計采用3.2寸TFT顯示眼圖，眼圖幅度和同步時鐘頻率。以T1和T2數組中的數為標準

17、，T-step/4為起點，step為步長在TFT上以固定點開始作圖，當T1和T2中數做完，每次的圖形疊加就形成了一眼圖。當輸入信號的頻率改變時，通過檢測得到，然后清屏，進行又一次的作眼圖處理。第四章 作品達到的性能指標1. 調試儀器名稱型號數量1數字萬用表VC9801A一臺2示波器HP54645D(100M)一臺3函數發(fā)生器EE1643一臺4DSP仿真器XDS100_V2一臺5直流電源GPS-3303C一臺2. 測試數據與分析低通濾波器部分濾波器代號理論截止頻率實際截止頻率誤差(%)通頻帶內Up-p截止頻率處Up-p帶外衰減1100KHz92KHz84.04V2.85V52.4dB2200KHz192KHz44.12V2.92V46.4dB3500KHz480KHz44.12V2.92V40.3dB濾波器1濾波器2濾波器3測試頻率(KHz)Up-p(mV)測試頻率(KHz)Up-p(mV)測試頻率(MHz)Up-p(mV)19232033012001.51202906643