UG 903 vivado 約束指導(dǎo)手冊

1、vivado 約束指導(dǎo)手冊時序分析時序路徑 時序路徑由設(shè)計中instance之間的連接決定。在數(shù)字設(shè)計中，時序路徑由一對時序元件(sequential elements)形成，這對時序元件由一個或二個不同的時鐘控制。普通時序路徑在任何設(shè)計中最普通的時序路徑有以下4種：1 輸入端口到內(nèi)部時序單元路徑2從時序單元到時序單元之間的內(nèi)部路徑3 從內(nèi)部時序單元到輸出端口之間的路徑4 輸入端口到輸出端口之間的路徑輸入端口到內(nèi)部時序單元之間路徑在從輸入端口到內(nèi)部時序單元之間的路徑上傳輸?shù)臄?shù)據(jù)：. 通過管腳時鐘送出器件. 經(jīng)過一個稱為輸入延時的延時到達器件端口(SDC 定義). 在到達由目標(biāo)時鐘(destin

2、ation clock)鎖定的時序單元之前須通過器件內(nèi)部邏輯從時序單元到時序單元的內(nèi)部路徑在從時序單元到時序單元的內(nèi)部路徑上傳輸?shù)臄?shù)據(jù)：. 由時序單元發(fā)送到器件內(nèi)部，而此時序單元由源時鐘(source clock)驅(qū)動. 在到達由目標(biāo)時鐘驅(qū)動的時序單元之前，須經(jīng)過一些內(nèi)部邏輯內(nèi)部時序單元到外部端口路徑在從內(nèi)部時序單元到外部端口路徑上的數(shù)據(jù)：. 由時序單元發(fā)送到器件內(nèi)部，而此時序單元由源時鐘(source clock)驅(qū)動. 在到達外部端口之前，須經(jīng)過一些內(nèi)部邏輯. 在經(jīng)過一段稱為輸出延時的額外延時之后被端口時鐘捕獲(SDC definition)輸入端口到輸出端口路徑在從輸入端口直接到輸出端口

3、的路徑上，數(shù)據(jù)：. 不需要在器件內(nèi)部鎖存(latch)，直接從輸入端口到輸出端口。他們通常被稱為In-to-out數(shù)據(jù)路徑。端口時鐘可以是虛擬時鐘也可以是設(shè)計時鐘路徑舉例圖3-1 描述了上面所有的路徑，在此例圖中，設(shè)計時鐘CLK0可被用作端口時鐘，這樣既可以約束DIN延時也可以約束DOUT延時。時鐘路徑部分每一個時鐘路徑由三個部分組成：. 源時鐘路徑. 數(shù)據(jù)路徑. 目標(biāo)時鐘路徑源時鐘路徑源時鐘路徑是由源時鐘從它的源點(典型的是輸入端口)到發(fā)送時序單元的時鐘引腳之間的路徑。對于從輸入端口起始的時序路徑來說，就不存在源時鐘路徑。數(shù)據(jù)路徑對內(nèi)部電路，數(shù)據(jù)路徑是發(fā)送時序單元和捕捉時序單元之間的路徑發(fā)送

4、時序單元的有效時鐘管腳稱為路徑起始點捕捉時序單元的數(shù)據(jù)輸入管腳稱為路徑結(jié)束點對于輸入端口路徑，數(shù)據(jù)路徑起始于輸入端口。輸入端口是路徑的起始點。對于輸出端口路徑，數(shù)據(jù)路徑結(jié)束語輸出端口。輸出端口是路徑的結(jié)束點。目標(biāo)時鐘路徑目標(biāo)時鐘路徑是由目標(biāo)時鐘從其源點(典型的是輸入端口)到捕捉時序單元的時鐘管腳之間的路徑。對于結(jié)束于輸出端口的時序路徑，就沒有目標(biāo)時鐘路徑。圖3-2顯示了3段典型的時序路徑Setup和Hold分析Vivado IDE 分析時序并且在時序路徑終點時候報告時序裕量。時序裕量是指在時序路徑終點數(shù)據(jù)要求時間和抵達時間的差異。如果裕量為正，從時序的角度考慮此路徑是有效的。Setup 檢查為

5、了計算數(shù)據(jù)所需的setup 時間，時序引擎：1. 決定源時鐘和目的時鐘之間的普通周期。如果沒有被發(fā)現(xiàn)，為分析考慮多達1000個時鐘周期。2. 檢查覆蓋普通周期上的起始點和終點所有上升和下降沿。3. 在任何兩個有效(active)沿之間的最小正差值delta。這個delta被稱為setup分析的時序路徑要求。Setup 路徑要求示例假象2個寄存器之間的一條路徑，這些寄存器由其相應(yīng)時鐘上升沿觸發(fā)。這條路徑有效的時鐘沿只有上升沿。時鐘定義如下：. clk0 周期6 ns. clk1周期4ns圖3-3顯示有2個單獨的源和目的時鐘沿有資格受到setup分析：setup(1)和setup(2)：源時鐘發(fā)送

6、沿時間：0ns + 1*T(clk0) = 6ns目的時鐘抓取沿時間：0ns + 2*(clk1) = 8nsSetup Path Requirement = 抓取沿時間 發(fā)送沿時間 = 2ns在計算路徑要求時候，需要考慮2個重要的點：1. 時鐘沿是理想的，那就是說，時鐘樹插入延遲不在考慮之內(nèi)2. 默認時鐘在0時間點是phase-aligned，除非他們的波形定義引進了phase-shift。異步時鐘相位關(guān)系未知。時序引擎在分析其間路徑時候會考慮默認值。關(guān)于異步時鐘的更多內(nèi)容看一下部分。Setup 分析數(shù)據(jù)要求時間Setup分析數(shù)據(jù)要求時間是指為了讓目的單元能安全的采樣數(shù)據(jù)，數(shù)據(jù)必須在這個時間

7、點之前穩(wěn)定。這個值基于：. 目的時鐘采樣沿時間. 目地時鐘延時. 源時鐘和目的時鐘的不確定性. 目的單元setup 時間Setup 分析的數(shù)據(jù)抵達時間Setup分析的數(shù)據(jù)抵達時間，是指由源時鐘發(fā)送的數(shù)據(jù)在路徑終點的穩(wěn)定時候所需要的時間。它的值基于：. 源時鐘發(fā)送沿時間. 源時鐘延時. 數(shù)據(jù)路徑延時數(shù)據(jù)路徑延時包括所有從起點到終點的單元(cell)和線(net)延時。在時序報告中，Vivado 將setup時序考慮為數(shù)據(jù)路徑的一部分。相應(yīng)的，數(shù)據(jù)到達和要求時間的公式為：Setup裕量是指要求時間和實際抵達時間的差值：在 輸入數(shù)據(jù)引腳寄存器上Setup 裕量為負值，說明寄存器有可能鎖存到未知的值跳

8、轉(zhuǎn)到錯誤狀態(tài)。Hold 檢查Hold裕量的計算與setup 裕量計算直接相關(guān)。當(dāng)setup分析證明了在最悲觀的情況下數(shù)據(jù)可以被安全捕捉，hold分析確保了：. 同樣的數(shù)據(jù)不可能被前面目地時鐘沿錯誤的抓取. 下一個源時鐘沿發(fā)送的數(shù)據(jù)不能被用來分析setup的目的數(shù)據(jù)沿抓取因此，為了找到hold分析的時序路徑，時序引擎考慮了所有為setup分析的源和目的時鐘沿結(jié)合的可能。對每一種可能的組合，時序引擎：. 檢查發(fā)送沿和減去一個目的時鐘周期的抓取沿之間的差值. 檢查了加上一個源時鐘周期的發(fā)送沿和抓取沿之間的差值. 只保留時間差值最大的發(fā)送沿和抓取沿hold路徑要求示例采用page33中setup路徑要

9、求示例中的時鐘。對于setup分析那僅有2個可能的時鐘沿組合:那么相應(yīng)的hold要求如下：從上面可以看出最大的要求時間是0ns，這正好與源時鐘和目的時鐘第一次上升沿相吻合。Hold 路徑要求示例，page36 顯示了setup 檢查沿和他們相關(guān)的hold檢查。此例中，最終的hold要求時間不是來源于最緊的setup要求。這是因為所有可能的setup沿都會被考慮在內(nèi)，是為了找到最又挑戰(zhàn)性的hold要求。正如在setup分析中，數(shù)據(jù)要求時間和數(shù)據(jù)抵達時間是基于以下條件計算的：. 源時鐘發(fā)送沿時間. 目的時鐘抓取沿時間. 源和目的時鐘延時. 時鐘不確定性. 數(shù)據(jù)延時. 目的寄存器hold 時間Hol

10、d 裕量是要求時間和抵達時間的差值正的時序裕量意味著即使在最悲觀的情況下數(shù)據(jù)也不會被錯誤的時鐘沿抓取。而負的hold裕量說明抓取的數(shù)據(jù)錯誤，而且寄存器可能進入不穩(wěn)定狀態(tài)。矯正(recovery)和移除(removal)分析矯正和移除時序檢查與setup和hold檢查相似，區(qū)別就是它們應(yīng)用于異步數(shù)據(jù)管腳例如set或者clear。對于異步復(fù)位的寄存器:. 矯正時間是異步reset信號為了鎖定新數(shù)據(jù)已經(jīng)切換到它的無效狀態(tài)之后 ，到下一個有效時鐘沿之間的最小時間。. 移除時間是在異步復(fù)位信號安全切換到其無效狀態(tài)之前，到第一個有效時鐘沿之后的最小時間。下面的等式描述了這兩種分析的slack是如何計算的R

11、ecovery check下面的等式描述了下面如何計算：Removal check正如setup和hold檢查，一個負的recovery裕量和removal裕量說明寄存器可能進入亞穩(wěn)態(tài)，并且將未知的電子層帶入設(shè)計中。定義時鐘時鐘數(shù)字設(shè)計中，時鐘提供了從寄存器到寄存器之間可靠的傳輸數(shù)據(jù)的時間參考。Vivado IDE 時序引擎用時鐘特征來:. 計算時鐘路徑要求. 以裕量計算的方式報告設(shè)計時序裕量更多信息，參考 時序分析這章為了得到最精確的最大的時序路徑覆蓋，時鐘必須合理的定義。可以用下面的特征定義時鐘:. 源時鐘是指定義在時鐘驅(qū)動引腳或者時鐘樹跟端口的時鐘. 時鐘沿可以由周期和波形特性的組合描述

12、. 周期是ns級的，與描述的波形的時間周期相匹配. 時鐘波形是在時鐘周期里，在數(shù)ns內(nèi)時鐘上升沿和下降沿絕對時間的列表列表必須包含偶數(shù)個值。第一個值一般與第一個上升沿吻合，除非另外指定，默認的時鐘占空比是50%相位是0ns。如圖4-1所示，clk0周期10ns，占空比50%，相位0ns。Clk1周期8ns，占空比75%，相位2ns。Clk0: period = 10, waveform = 0 5Clk1: period =8 , waveform=2 8傳播(propagated clock)時鐘周期和波形特征體現(xiàn)了時鐘的理想特征。當(dāng)時鐘進入FPGA器件并且經(jīng)過時鐘樹傳播時候，時鐘沿會有延時

13、而且會隨著噪聲和硬件特性而改變。這些特點被稱為時鐘網(wǎng)絡(luò)延時(latency)和時鐘不確定(uncertainty)。時鐘不確定性包含下面內(nèi)容:. clock jitter. phase error. 任何額外指定的不確定Vivado會默認的將時鐘作為傳播時鐘，這意味著，這是非理想的時鐘。這么做是為了提供包含時鐘樹插入延時和不確定性的裕量的值。特定硬件資源Xilinx FPGA器件的特定硬件資源能有效支持大量設(shè)計時鐘。這些時鐘通常是由其它器件產(chǎn)生，以輸入接口的方式提供給設(shè)計。它們也能由時鐘配置模塊產(chǎn)生，這些時鐘配置模塊包括：. MMCM . PLL. BUFR它們還可以由LUT和register

14、之類的常規(guī)單元改變。以下部分介紹了如何基于原始時鐘來最好的定義它主時鐘主時鐘是板上產(chǎn)生的輸入設(shè)計的時鐘，可以通過以下途徑輸入:. 輸入端口. gigabit transceiver 輸出管腳(例如，recovered clock)主時鐘只能由create_clock命令定義。主時鐘必須連接到網(wǎng)表對象(netlist object)。網(wǎng)表對象代表了設(shè)計中時鐘樹上所有下行時鐘時鐘沿產(chǎn)生的點。換句話說，當(dāng)Vivado計算slack等式中時鐘延時和不確定性時候，主時鐘源點定義了0時間。必須最先定義主時鐘，這樣其它的時鐘約束才能有參考依據(jù)。主時鐘示例如圖4-2所示，板級時鐘通過sysclk端口進入FPG

15、A，然后在抵達路徑寄存器之前經(jīng)過input buffer和clock buffer。. 周期是10ns. 占空比為50%. 沒有相位移動相應(yīng)的XDC語法為：與sysclk類似，板級時鐘devclk通過ClkIn端口進入FPGA. 周期10ns. 占空比25%. 相移90度相應(yīng)的XDC語法為:圖4-3顯示了tasnseiver gt0，是從板上高速鏈接收回的時鐘rxclk。時鐘rxclk周期3.33ns，占空比50%而且布線通過MMCM，這樣可以為設(shè)計產(chǎn)生補償時鐘。當(dāng)在GT0輸出驅(qū)動管腳上定義rxclk時候，所有由MMCM驅(qū)動的時鐘都有個共同的源點，就是gt0/RXOUTCLK。用合理的時鐘延時

16、和不確定值計算它們之間路徑的裕量。虛擬時鐘虛擬時鐘是設(shè)計中沒有在物理上連接到任何網(wǎng)表單元的時鐘。虛擬時鐘由create_clock命令定義而不需要指定任何源對象。以下情況中虛擬時鐘可以用來指定輸入和輸出延時約束. FPGA I/O的外部參考時鐘不作為設(shè)計時鐘. FPGA I/O路徑與內(nèi)部產(chǎn)生的時鐘有關(guān)，而這些I/O路徑不能被板級時鐘所約束. 在不修改內(nèi)部時鐘特性的前提下只為時鐘相關(guān)的I/O延時約束指定不同的jitter和latency。例如，時鐘clk_virt周期10ns，沒有連接到任何網(wǎng)表對象。在此例中，-name選項是強制的，<object>沒有指定。虛擬時鐘在其被輸入和輸出

17、延時約束使用之前定義。生成時鐘(generated clock)有2種生成時鐘：. 用戶定義的生成時鐘. 自動衍生時鐘(derived clock)關(guān)于生成時鐘生成時鐘是指由MMCM或用戶邏輯驅(qū)動內(nèi)部邏輯的時鐘。生成時鐘與master 時鐘相關(guān)聯(lián)，master時鐘可以是:. 主時鐘. 其它生成時鐘生成時鐘的特性直接來源于它們的master時鐘。必須描述如何變化的電路如何改變master時鐘，而不是指定它的周期和波形。Master時鐘和生成時鐘的關(guān)系可以是：. 簡單的分頻. 簡單的倍頻. 在一個MMCM或PLL中既有簡單的分頻也有簡單的倍頻生成時鐘也可以是其master時鐘帶有相移或波形反向的簡

18、單復(fù)制。用戶定義的生成時鐘用戶定義的生成時鐘是：. 用create_generated_clock命令定義. 連接到網(wǎng)表對象，優(yōu)先連到時鐘樹根引腳用-source選項指定master時鐘。這標(biāo)明了master時鐘傳播經(jīng)過的管腳或端口。通常用master時鐘的源點或生成時鐘源單元的輸入時鐘引腳。示例1:簡單2分頻主時鐘clkin時鐘周期10ns。寄存器REGA將其2分頻給其它寄存器管腳，其相應(yīng)的生成時鐘為clkdiv2。以下是3個等效的約束：例2:用-edge選項來2分頻可以選擇不用-divide_by選項，而是用-edge選項來直接描述基于master時鐘沿產(chǎn)生的時鐘波形。幅角是Master

19、時鐘沿指示的列表，該列表用來定義生成時鐘沿的位置，以時鐘上升沿開始。下面的例子等效于在例1中定義的的生成時鐘。例3: 用-edge和-edge_shift選項來改變占空比和相移生成時鐘波形的每個沿都可以獨立的用 edge_shift選項來用一個絕對值移位。只有需要相移的時候才用這此選項。-edge_shift不能和以下選項一起使用：. divide_by. multiply_by. invert考慮一個master 時鐘clkin周期10ns，占空比50%。它到達CMB單元產(chǎn)生時鐘占空比25%，相移90度。例4: 同時使用-divide_by和-multiply_byVivado允許同時指定-

20、divide_by和-multiply_by。這是對標(biāo)準(zhǔn)SDC的延伸。這 在手動定義由MMCM或PLL產(chǎn)生的時鐘時候非常方便。盡管Xilinx推薦由時序引擎自動創(chuàng)造這些約束。對于更多的信息，查看自動生成時鐘考慮CMB是master 時鐘clkin乘以4/3:如果在MMCM或PLL輸出產(chǎn)生一個衍生時鐘，必須驗證波形定義符合MMCM或PLL的配置。自動派生時鐘自動派生時鐘也成為自動生成時鐘。假如相關(guān)的master時鐘已經(jīng)定義了，他們約束是在CMB模塊的輸出引腳由VIVADO自動定義的。CMB模塊包括MMCM,PLL或BUFR原語。如果用戶定義的時鐘(主時鐘或生成時鐘)同時也在網(wǎng)表對象上定義了，那么

21、在同一個源點自動生成時鐘是無法建立的。自動生成時鐘的名稱是基于直接連接到源點的網(wǎng)線的名稱的。自動派生時鐘示例由MMCM產(chǎn)生的時鐘Master時鐘clkin驅(qū)動了輸入CLKIN0和MMCME2例子mmcm_i。自動產(chǎn)生時鐘的名稱是cpuclk并且它定義的點是mmcm_i/CLKOUT0。本地網(wǎng)線名如果CMB示例位于設(shè)計結(jié)構(gòu)之中，本地網(wǎng)線名不帶源單元名的名字)用于產(chǎn)生生成時鐘名稱。例如，對一個稱為aa/bb/usrclk的層次網(wǎng)線. 源單元名aa/bb. 產(chǎn)生的時鐘名是usrclk名稱沖突為了防止2個生成時鐘名沖突，Vivado增加了獨特的結(jié)尾來區(qū)分它們，例如：. usrclk , usrclk1

22、, usrclk2 時鐘組Vivado 默認所有時鐘都是有關(guān)聯(lián)的，除非你通過增加組約束另外指定。Set_clock_groups命令禁止對標(biāo)識的時鐘組之間進行時序分析。同步時鐘兩個時鐘當(dāng)他們相關(guān)的相位可以預(yù)測時，那么它們就是同步的。這是因為他們的時鐘樹在網(wǎng)表中是起源是同一個根。例如，一個衍生時鐘和它的master時鐘就是同步的，因為他們傳播通過同一網(wǎng)表源到達衍生時鐘源點。異步時鐘組當(dāng)兩個時鐘之間的相位關(guān)系是不可預(yù)測時候，那么它們就是異步的。例如兩個時鐘由外部不同的晶振產(chǎn)生通過不同的管腳送入FPGA，那么它們就是異步時鐘。大部分情況下，主時鐘可以被當(dāng)作異步時鐘。當(dāng)與它們相應(yīng)的生成時鐘有關(guān)時，它們

23、可以形成異步時鐘組。異步時鐘組示例. 在輸入端口上定義主時鐘clk0，通過MMCM產(chǎn)生時鐘usrclk和itfclk。. 第二個主時鐘是clk1,其定義在GTP instance輸出管腳上的recovered 時鐘，它通過第二個MMCM產(chǎn)生gtclkrx和getclktx。創(chuàng)造異步時鐘組用-asynchronous選項來創(chuàng)造異步時鐘組動態(tài)找回衍生時鐘名稱如果不能預(yù)知衍生時鐘名，用get_clocks-include_generated_clocks來動態(tài)找回他們。這是SDC標(biāo)準(zhǔn)的延伸。以前的例子可以像下面這么些：專用時鐘組有些設(shè)計有些選擇模式要求時鐘不同的時鐘。這些時鐘間的選擇通常用:. 時鐘

24、倍頻如BUFGMUX和BUFGCTRL. LUT使用Vivado，在同一個時鐘樹上同時可以存在幾個時鐘，這便于同時報道所有操作模型，但是在硬件上這是不可能的。有些時鐘被稱為專用時鐘?？梢杂胹et_clock_groups來約束他們：. logically_exclusive. physically_exclusive專用時鐘組示例一個MMCM產(chǎn)生clk0和clk1，這個連接到BUFGMUX 元件clkmux上。Clkmux輸出驅(qū)動這些設(shè)計時鐘樹。默認的，vivado分析clk0和clk1之間的路徑，盡管既有分享同一時鐘樹的時鐘也有不能同時存在的時鐘。必須輸入下面的約束來阻止分析兩個時鐘:時鐘l

25、atency,jitter,uncertainty除了定義時鐘波形，還必須指定與環(huán)境相關(guān)的可預(yù)見的和隨機的變化。Clock latency在電路板上傳播到達FPGA內(nèi)部之后，時鐘沿抵達目地帶有一定的延時。這個延時典型的可以表達為:. 源延時(在時鐘源點之前延時，通常在FPGA外部). 網(wǎng)絡(luò)延時由時鐘網(wǎng)絡(luò)延時引入的時鐘延時(也稱為插入延時)是要么:. 自動建立(pre-route 設(shè)計). 精確計算(post-route 設(shè)計)在標(biāo)準(zhǔn)的SDC工具中Set_propagated_clock命令觸發(fā)了傳播延時計算。Vivado中此命令是非必須的，因為這是vivado中默認的:. 所有時鐘都被認為是傳

26、輸時鐘. 衍生時鐘的延時包括它源主時鐘的插入延時加上自身的網(wǎng)絡(luò)延時對于Xilinx FPGA,用set_clock_latency命令來指定FPGA外部的時鐘延時。Set_clock_latency示例時鐘jitter和時鐘uncertainty對于ASIC器件，時鐘jitter通常與時鐘uncertainty特征同時出現(xiàn)。然而，對于xilinx FPGA，jitter的特性是可預(yù)測的。它們可由時序分析引擎自動計算或分開指定。輸入Jitter輸入jitter 是考慮到從正常的或理想的時鐘抵達時間，兩個連續(xù)的時鐘沿之間的差值。用set_input_jitter命令來為每一個時鐘獨立指定輸入jit

27、ter。輸入jitter不是從master時鐘發(fā)送到其衍生時鐘。結(jié)果，必須手動指定輸入jitter,即使是衍生時鐘。系統(tǒng)jitter系統(tǒng)jitter是全面的jitter，由于：. 電源噪聲. 電路板噪聲. 任何系統(tǒng)的額外jitter用set_system_jitter命令來為整個設(shè)計即所有時鐘指定一個唯一值。額外的時鐘uncertainty用set_clock_uncertainty命令來為不同的角落，延時，或所需的特定時鐘關(guān)系定義額外的時鐘不確定性。從時序角度來看，這是為部分設(shè)計增加額外裕量的一個便捷的方法。I/O延時為了確定外部時序內(nèi)容在設(shè)計中的精確模型，必須給出輸入和輸出端口的時序信息。

28、因為vivado只識別FPGA器件內(nèi)部的時序。在FPGA外部必須用下面命令來指定延時值：. set_input_delay. set_outpu_delay輸入延時Set_input_delay命令指定了輸入接口上的輸入路徑延時，此輸入端口與設(shè)計接口上的時鐘沿相關(guān)。當(dāng)考慮到應(yīng)用板，此延時代表了下面的相位差別:a. 數(shù)據(jù)通過外部芯片傳輸?shù)紽PGA的輸入端口b. 相關(guān)參考板級時鐘因此，輸入延時值可正可負，取決于FPGA接口的時鐘和數(shù)據(jù)相位關(guān)系。用輸入延時選項盡管-clock 選項是在SDC標(biāo)準(zhǔn)中可選的，但是在vivado中是必需的。相關(guān)時鐘可以是設(shè)計時鐘也可以是虛擬時鐘。輸入延時命令選項有:. 最

29、小和最大延時命令選項. 時鐘下降輸入延時命令選項. 增加延時輸入命令選項最小和最大延時命令選項-min和-max選項為下面指定不同的值:. 最小延時分析(hold/removal). 最大延時分析(setup/recovery)如果都沒有用到，輸入延時值既適用于min也適用于max。時鐘下降輸入延時命令選項-clock_fall選項指定了應(yīng)用于時序路徑的輸入延時約束，這個時序路徑與相關(guān)時鐘的下降沿有關(guān)。如果沒有此選項，Vivado只默認時鐘的上升沿。不要將-clock_fall選項與-rise和-fall選項混淆。這些選項指的是數(shù)據(jù)沿而不是時鐘沿。Add Delay 輸入延時命令選項如果出現(xiàn)以下情況必須使用-add_delay選項:. 存在最大(或最小)延時約束. 你想指定第二個最大(或最小)輸出延時約束此選項普遍應(yīng)用于約束