數(shù)電試驗(yàn)之移位寄存器

1、移位寄存器一實(shí)驗(yàn)?zāi)康? .學(xué)習(xí)用D觸發(fā)器構(gòu)成移位寄存器（環(huán)行計(jì)數(shù)器）2 .掌握中規(guī)模集成電路雙向移位寄存器邏輯功能及使用方法二實(shí)驗(yàn)原理1、 用4個D觸發(fā)器組成4位移位寄存器，將每位即各D觸發(fā)器的輸出Qi、 Q2、Q3、Q4分別接到四個0 1指示器（LED）將最后一位輸出Q4反饋接到第 一位D觸發(fā)器的輸入端，則構(gòu)成一簡單的四位移位環(huán)行計(jì)數(shù)器。2、 移位寄存器具有移位功能，是指寄存器中所存的代碼能夠在時鐘脈沖的 作用下依次左移或右移。對于即能左移又能右移的寄存器稱為雙向移位寄存器。只需要改變左移、右移的控制信號便可實(shí)現(xiàn)雙向移位的要求。根據(jù)移位寄存器存 取信息的方式不同分為：申入用出、申入并出、并入

2、用出、并入并出四種形式。本實(shí)驗(yàn)選用的4位雙向移位寄存器，型號為74LS194A （或CD40194）,兩 者功能相同，其引腳分布圖如下圖18.1所示：其中A、B、C、D為并行輸入端，A為高位依次排列；Qa、Qb、Qc、Qd為 并行輸出端；Sr為右移用行輸入端；Sl為左移用行輸入端；S1、So為操作模式 控制端；CLR為異步清零端；低電平有效；CLK為CP時鐘脈沖輸入端。74LS194A有5種工作模式：并行輸入，右移（Qd-Qa）,左移（QdQa）, 保持和清零。74LS194功能表如表18.1所示：CLRCPS1S0工作狀態(tài)0XXX置零1X00保持1T01右移，Sr為串行輸 入，Qa為串行輸出

3、1T10左移，Sl為串行輸 入，111Qd為用行輸出 并行輸入表 18.1三實(shí)驗(yàn)器件數(shù)字實(shí)驗(yàn)箱集成電路芯片：74LS74X2 (CD4013X2); 74LS75 ; 74LS76 ; 74LS194A(CD40194)。CLRVCCSRGAAQBBQCCQDDCLK<SLSIGNDSO46741941CLRVCCIDCLR>1CLK2D1PRE2CLK<IQ2PRE1.Q2QGND2Q74741LaLcrIQ16ain2Q153江2Q43C.4C1C£C135VCCGNL匿63D3Q,i 1174E3Q10曳：4Q'4Q974751.用74LS74組成移位

4、寄存器, 順序是 FF1、FF2、FF3、FF4。A） 1.用兩個74LS74按圖圖 18.1四實(shí)驗(yàn)內(nèi)容使第一個輸出端點(diǎn)亮LED并使其右移循環(huán)。邏輯開美18.2連接：OPREJ 口> Q'CLR 1PRED O2-> Q、 CLR/ 1 J%. LaPRED M>CLRCP邏輯開關(guān)圖 18.21.1.2.3.CP時鐘輸入先不接到電路中（單步脈沖源或連續(xù)脈沖源）連接線路完畢，檢查無誤后加+5V電源；觀察4個輸出端的LED應(yīng)該是不亮的，如果有亮的話，應(yīng)按清零端的邏輯開關(guān)，（給出一個低電平信號清零后，再將開關(guān)置于高電平）即將 4個D觸發(fā) 器輸出端的LED清零。將第一個D觸發(fā)

5、器通過預(yù)置端（PRE）置“1”（操作時注意先將該邏輯開關(guān)給一低電平，然后再回到高電平，此時 LED1應(yīng)亮。4.加入CP脈沖信號（手動控制的單步脈沖源或 1Hz連續(xù)脈沖源的信號），止匕時 應(yīng)看到輸出端LED發(fā)亮的順序?yàn)長ED1 一LED2 一LED3一 LED4 一LED1,即 輸出端顯示移位循環(huán)一個高電平“ 1”。B） *測試74LS194 （或CD40194）的邏輯功能請按下面要求接線：Qd、RD （CLR）、Si、So、SL、SR、D3、D2、Di、Do 分別接到邏輯開關(guān),Cc、Qb、Qa接到01指示器，CP脈沖接到單次脈沖源輸出插口。然后請按下表規(guī)定的輸入狀態(tài)，逐項(xiàng)進(jìn)行測試，并將測試結(jié)果

6、和功能總結(jié)填 入表18.2中。清零模式時鐘串行輸入輸出功能CLRS1S0CPSL SRD C BQd Qc Qb QaA0X XXr x xX X X X111TX 0D C B A101TX 1X X X X110T10X X X X100TX XX X X X表 18.21.清零：令CLR(RD) =0,其它輸入為任意態(tài)，此時寄存器輸出 Q、Qc、Q、Q應(yīng)均為0然后使CLR ( RD ) =1。即該寄存器為異步復(fù)位且響應(yīng) CLR ( RD ) 的低電平。2,并行輸入：令 CLR(RD) =S=S=1,輸入任意 4 位二進(jìn)制數(shù)，如 D3、D、D、D)=abcd, 加上CP脈沖，觀察寄存器輸出

7、狀態(tài)的變化是否發(fā)生在CP脈沖的上升沿，輸出是否為abcd,即寄存器在進(jìn)行裝載的功能。3 .右移：清零后，令RD=1, Si=0, S=1,由右移輸入端SRX入二進(jìn)制數(shù)碼0100,在CP脈沖上升沿的作用下(給一次信號按動一次脈沖)觀察輸出情況是否將輸 入信號進(jìn)行右移，流向是 SRQ 一Q一 Qc一 Qd0如若不是，請檢查并改正為 右移傳輸信號。圖18.3為74LS194執(zhí)行右移傳輸信號邏輯功能：圖 18.34 .左移：先清零，再令CLR (RD) =1 , Si=1, So=0,由左移輸入端SL送入二進(jìn)制數(shù)碼1011,送一個數(shù)加一次脈沖，在 CP脈沖上升沿的作用下，觀察輸出情況， 是否將輸入信號

8、進(jìn)行左移，流向是 SL- Qd-Qc-Qb一Qa。如若不是，請檢查 并改正為左移傳輸信號。圖18.4為74LS194執(zhí)行左移傳輸信號邏輯功能：圖 18.45 .保持:在寄存器輸入端D3、D2、Di、D0預(yù)置任意4位二進(jìn)制數(shù)碼abcd,令CLR （可）=1, Si=S0=0,加一個CP脈沖，觀察寄存器輸出狀態(tài) Qd、Qc、Qb、Qa 是abcd還是保持原來狀態(tài)不變。此時不論有無CP到來，輸出應(yīng)保持不變即寄存器實(shí)行保持功能。C） *循環(huán)移位將74LS194按圖18.5連接，CP端接”單步脈沖源”，并行輸入預(yù)置數(shù)0100, 然后進(jìn)行右移循環(huán)，觀察寄存器輸出變化，并記錄在表18.3中。U-6CLRSR

9、SL GNUVCC QAQB QC QDCLK<SISO161574194圖 18.5表 18.3D*用74LS194A接成多位雙向移位寄存器用兩片74LS194接成8位雙向移位寄存器的連接如圖18.6所示:Rd右移 串行 輸入CLR SRABCD SL GNDVCC Q6 QBCQDCLK<SISO151413121L LD74194CLR SRA B C D SL GND74194vcc QAQB QCQDCLKVSI SO16151113 1£1LLQ9CP左移串行輸入圖 18.6將其第一片的輸出最高位Q接至第二片的右移Sr端；而第二片的輸出最低位Q接到第一片的左移Sl端，同時將兩片的S、&、CP和CLR端分別并聯(lián)連接，即 構(gòu)成8位雙向移位寄存器。五實(shí)驗(yàn)預(yù)習(xí)要求1 .復(fù)習(xí)有關(guān)寄存器的內(nèi)容2 .查閱74LS194 74LS74邏輯線路圖；熟悉其邏輯功能及引腳排列。六實(shí)驗(yàn)報(bào)告1 .畫