計(jì)算機(jī)組成原理王誠(chéng)劉衛(wèi)東 4_1

1、第三單元第三單元 ： 第四章第四章層次存儲(chǔ)器系統(tǒng)層次存儲(chǔ)器系統(tǒng)第一講第一講. 層次存儲(chǔ)器系統(tǒng)概述及主存儲(chǔ)器層次存儲(chǔ)器系統(tǒng)概述及主存儲(chǔ)器第二講第二講. 動(dòng)態(tài)存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器和TEC-2000計(jì)算機(jī)的存儲(chǔ)器設(shè)計(jì)計(jì)算機(jī)的存儲(chǔ)器設(shè)計(jì)第三講第三講. 高速緩沖存儲(chǔ)器的組成與運(yùn)行高速緩沖存儲(chǔ)器的組成與運(yùn)行原理原理第四講第四講. 虛擬存儲(chǔ)器的運(yùn)行原理虛擬存儲(chǔ)器的運(yùn)行原理第五講第五講. 磁表面存儲(chǔ)設(shè)備的存儲(chǔ)原理與組成磁表面存儲(chǔ)設(shè)備的存儲(chǔ)原理與組成 磁盤陣列與容錯(cuò)技術(shù)磁盤陣列與容錯(cuò)技術(shù)第六講第六講. 光盤的存儲(chǔ)原理與組成光盤的存儲(chǔ)原理與組成 本單元內(nèi)容復(fù)習(xí)與小結(jié)本單元內(nèi)容復(fù)習(xí)與小結(jié)第三單元 層次存儲(chǔ)器系統(tǒng)第一講

2、 層次存儲(chǔ)器系統(tǒng)概述和靜態(tài)存儲(chǔ)器劉衛(wèi)東內(nèi)容提要 存儲(chǔ)器系統(tǒng)概述 存儲(chǔ)器系統(tǒng)設(shè)計(jì)目標(biāo) 需要解決的問題 解決方案 主存儲(chǔ)器的組成與原理輸入設(shè)備輸入設(shè)備輸出設(shè)備輸出設(shè)備入出接口和總線入出接口和總線外存設(shè)備外存設(shè)備主存儲(chǔ)器主存儲(chǔ)器高速緩存高速緩存控控 制制 器器運(yùn)運(yùn) 算算 器器計(jì)算機(jī)硬件系統(tǒng)計(jì)算機(jī)硬件系統(tǒng)存儲(chǔ)器作用 計(jì)算機(jī)中用來(lái)存放程序和數(shù)據(jù)的部件，是Von Neumann結(jié)構(gòu)計(jì)算機(jī)的重要組成。 1937年，圖靈提出存儲(chǔ)程序概念，圖靈機(jī)使計(jì)算機(jī)走向通用。 程序和數(shù)據(jù)的特點(diǎn) 源程序、匯編程序、機(jī)器語(yǔ)言程序 各種類型的數(shù)據(jù) 共同點(diǎn)：二進(jìn)制數(shù)串存儲(chǔ)器要求 能夠有兩個(gè)穩(wěn)定狀態(tài)來(lái)表示二進(jìn)制中的“0”和“1” 容

3、易識(shí)別 兩個(gè)狀態(tài)能方便地進(jìn)行轉(zhuǎn)換 幾種常用的存儲(chǔ)介質(zhì) 磁介質(zhì)、觸發(fā)器、電容、光盤WRITEREAD與其它部件之間的關(guān)系與其它部件之間的關(guān)系 是計(jì)算機(jī)中存儲(chǔ)正處在運(yùn)行中的程序和數(shù)據(jù)是計(jì)算機(jī)中存儲(chǔ)正處在運(yùn)行中的程序和數(shù)據(jù)(或一部分或一部分) 的部件，的部件， 通過(guò)地址通過(guò)地址 數(shù)據(jù)數(shù)據(jù) 控制控制 三類總線與三類總線與 CPU、與其它部件連通；、與其它部件連通； CPU MainMemoryAB k 位（給出地址）位（給出地址）DB n 位（傳送數(shù)據(jù)）位（傳送數(shù)據(jù)）READY存儲(chǔ)器分類寄存器 Register高速緩存 Cache主存儲(chǔ)器 Main Memory磁盤 Disk磁帶 Tape 光盤 Co

4、mpact Disc輔助存儲(chǔ)器主存儲(chǔ)器幾種主要存儲(chǔ)器比較RegisterCacheMain MemoryMagnetic DiskTapeOptical Disk速度可靠性CPU訪問頻度容量?jī)r(jià)格/ 位存儲(chǔ)器系統(tǒng)的設(shè)計(jì)目標(biāo) 盡可能快的存取速度 應(yīng)能基本滿足CPU對(duì)數(shù)據(jù)的要求 盡可能大的存儲(chǔ)空間 可以滿足程序?qū)Υ鎯?chǔ)空間的要求 盡可能低的單位成本（價(jià)格/位） 用戶能夠承受的范圍內(nèi) 較高的可靠性CPU與DRAM性能比較處理器性能每年處理器性能每年增長(zhǎng)增長(zhǎng)60%動(dòng)態(tài)存儲(chǔ)器性能每年增長(zhǎng)9%11010010001980198119831984198519861987198819891990199119921

5、9931994199519961997199819992000DRAMCPU1982CPU與主存儲(chǔ)器的性能差與主存儲(chǔ)器的性能差異，每年增長(zhǎng)異，每年增長(zhǎng)50%性能性能摩爾定律年份年份微電子技術(shù)發(fā)展趨勢(shì) DRAMYearSizeCycle Time198064 Kb250 ns1983256 Kb220 ns19861 Mb190 ns19894 Mb165 ns199216 Mb145 ns199564 Mb120 ns 容量容量速度速度邏輯電路邏輯電路: 2倍倍/ 3 年年2倍倍/ 3 年年DRAM:4倍倍/ 3 年年2倍倍/ 10 年年磁盤磁盤:4倍倍/ 3 年年2倍倍/ 10 年年1000

6、:1!2:1!DRAM的發(fā)展年代容量?jī)r(jià)格（$/MB）總訪問時(shí)間(新行/列)列訪問時(shí)間(現(xiàn)訪問行)198064 Kbit1500250 ns150 ns1983256 Kbit500185 ns100 ns19851 Mbit200135 ns40 ns19894 Mbit50110 ns40 ns199216 Mbit1590 ns30 ns199664 Mbit1060 ns20 ns存儲(chǔ)器對(duì)性能的影響 假定某臺(tái)計(jì)算機(jī)的處理器工作在： 主頻 = 1GHz (機(jī)器周期為1 ns) CPI = 1.1 50% 算邏指令, 30% 存取指令, 20% 控制指令 再假定其中10% 的存取指令會(huì)缺失，

7、需要50個(gè)周期的延遲。（當(dāng)前主存的典型值） CPI = 理想 CPI + 每條指令的平均延遲= 1.1 + (0.30 x 0.10 x 50)= 1.1 cycle + 1.5 cycle = 2. 6 CPI! 也就是說(shuō)，處理器58 %的時(shí)間花在等待存儲(chǔ)器給出數(shù)據(jù)上面! 每 1% 的指令缺失將給CPI附加 0.5個(gè)周期!目標(biāo):大容量、高速度、低價(jià)格的存儲(chǔ)器 目前現(xiàn)實(shí): 大容量存儲(chǔ)器速度慢, 快速存儲(chǔ)器容量小 如何實(shí)現(xiàn)我們的目標(biāo)呢？ 層次存儲(chǔ)器系統(tǒng) 采用并行技術(shù)層次存儲(chǔ)器系統(tǒng)層次存儲(chǔ)器系統(tǒng) 選用生產(chǎn)與運(yùn)行選用生產(chǎn)與運(yùn)行成本不同成本不同的、存儲(chǔ)的、存儲(chǔ)容量不容量不同同的、讀寫的、讀寫速度不同速

8、度不同的多種存儲(chǔ)介質(zhì)，組成一的多種存儲(chǔ)介質(zhì)，組成一個(gè)統(tǒng)一的存儲(chǔ)器系統(tǒng)，使每種介質(zhì)都處于不同個(gè)統(tǒng)一的存儲(chǔ)器系統(tǒng)，使每種介質(zhì)都處于不同的地位，發(fā)揮不同的作用，充分發(fā)揮各自在的地位，發(fā)揮不同的作用，充分發(fā)揮各自在速速度度容量容量成本成本方面的優(yōu)勢(shì)，從而達(dá)到最優(yōu)性方面的優(yōu)勢(shì)，從而達(dá)到最優(yōu)性能價(jià)格比，以滿足使用要求。能價(jià)格比，以滿足使用要求。 例如，用容量更小但速度最快的例如，用容量更小但速度最快的 SRAM芯芯片組成片組成 CACHE，容量較大速度適中的，容量較大速度適中的 DRAM芯片組成芯片組成 MAIN MEMORY，用容量特大但速度，用容量特大但速度極慢的磁盤設(shè)備構(gòu)成極慢的磁盤設(shè)備構(gòu)成 VIR

9、TUAL MEMORY。程序運(yùn)行的程序運(yùn)行的局部性原理局部性原理程序運(yùn)行時(shí)的程序運(yùn)行時(shí)的局部性原理局部性原理表現(xiàn)在：表現(xiàn)在： 在一小段在一小段時(shí)間時(shí)間內(nèi)，最近被訪問過(guò)的程序和內(nèi)，最近被訪問過(guò)的程序和 數(shù)據(jù)很可能再次被訪問數(shù)據(jù)很可能再次被訪問在在空間空間上上 這些這些被訪問的程序和數(shù)據(jù)被訪問的程序和數(shù)據(jù) 往往集中在一小片存儲(chǔ)往往集中在一小片存儲(chǔ)區(qū)區(qū) 在訪問在訪問順序順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行 的可能性大的可能性大 (大約大約 5:1 ) 合理地把程序和數(shù)據(jù)分配在不同存儲(chǔ)介質(zhì)中合理地把程序和數(shù)據(jù)分配在不同存儲(chǔ)介質(zhì)中程序的局部性原理 程序在一定的時(shí)間段內(nèi)通常只訪問較小的

10、地址空間 兩種局部性： 時(shí)間局部性 空間局部性地址空間訪問概率 層次之間應(yīng)滿足的原則層次之間應(yīng)滿足的原則(1). 一致性原則一致性原則：處在不同層次存儲(chǔ)器中的：處在不同層次存儲(chǔ)器中的 同一個(gè)信息應(yīng)保持相同的值。同一個(gè)信息應(yīng)保持相同的值。(2). 包含性原則包含性原則： 處在內(nèi)層的信息一定被包含處在內(nèi)層的信息一定被包含 在其外層的存儲(chǔ)器中，反之則不成立在其外層的存儲(chǔ)器中，反之則不成立, 即內(nèi)層存儲(chǔ)器中的全部信息，即內(nèi)層存儲(chǔ)器中的全部信息， 是其相鄰?fù)鈱哟鎯?chǔ)器中一部分信息的是其相鄰?fù)鈱哟鎯?chǔ)器中一部分信息的 復(fù)制品復(fù)制品 。 擴(kuò)展存儲(chǔ)器系統(tǒng) 當(dāng)前主要使用“cache”來(lái)彌補(bǔ)處理器和存儲(chǔ)器之間的性能鴻

11、溝ControlDatapathMemoryProcessorMemoryMemoryMemoryMemoryFastestSlowestSmallestBiggestHighestLowestSpeed:Size:Cost:現(xiàn)代計(jì)算機(jī)的層次存儲(chǔ)器系統(tǒng) 利用程序的局部性原理: 以最低廉的價(jià)格提供盡可能大的存儲(chǔ)空間 以最快速的技術(shù)實(shí)現(xiàn)高速存儲(chǔ)訪問ControlDatapathSecondaryStorage(Disk)ProcessorRegistersMainMemory(DRAM)SecondLevelCache(SRAM)On-ChipCache1nsMilliseconds GBSpee

12、d (ns):10ns50-100nsMB-GB100sSize (bytes):KB-MBTertiaryStorage(Disk)SecondsTerabytes并行技術(shù) 主存的一體多字 一個(gè)讀寫體，每次多個(gè)字 單字多體 多個(gè)讀寫體，交叉編址24WRITEREAD主存儲(chǔ)器主存儲(chǔ)器 是計(jì)算機(jī)中存儲(chǔ)正處在運(yùn)行中的程序和數(shù)據(jù)是計(jì)算機(jī)中存儲(chǔ)正處在運(yùn)行中的程序和數(shù)據(jù)(或一部分或一部分) 的部件，的部件， 通過(guò)地址通過(guò)地址 數(shù)據(jù)數(shù)據(jù) 控制控制 三類總線與三類總線與 CPU、與其它部件連通；、與其它部件連通； CPU MainMemoryAB k 位（給出地址）位（給出地址）DB n 位（傳送數(shù)據(jù)）位（

13、傳送數(shù)據(jù)）READY地址總線地址總線 AB 的位數(shù)決定了可尋址的最大內(nèi)存空間，的位數(shù)決定了可尋址的最大內(nèi)存空間，數(shù)據(jù)總線數(shù)據(jù)總線 DB 的位數(shù)與工作頻率的乘積正比于最高數(shù)據(jù)入出量，的位數(shù)與工作頻率的乘積正比于最高數(shù)據(jù)入出量，控制總線控制總線 CB 指出總線周期的類型和指出總線周期的類型和本次入出操作完成的時(shí)刻本次入出操作完成的時(shí)刻。例如，例如，k= 32 位位n= 64 位位地址總線 地址總線用于選擇主存儲(chǔ)器的一個(gè)存儲(chǔ)單元（字或字節(jié)），其位數(shù)決定了能夠訪問的存儲(chǔ)單元的最大數(shù)目，稱為最大可尋址空間。例如，當(dāng)按字節(jié)尋址時(shí)，20位的地址可以訪問1MB的存儲(chǔ)空間，32位的地址可以訪問4GB的存儲(chǔ)空間。

14、數(shù)據(jù)總線 數(shù)據(jù)總線用于在計(jì)算機(jī)各功能部件之間傳送數(shù)據(jù)，數(shù)據(jù)總線的位數(shù)（總線的寬度）與總線時(shí)鐘頻率的乘積，與該總線所支持的最高數(shù)據(jù)吞吐（輸入/輸出）能力成正比?？刂瓶偩€ 控制總線用于指明總線的工作周期類型和本次入/出完成的時(shí)刻，總線的工作周期可以包括主存儲(chǔ)器讀周期、主存儲(chǔ)器寫周期、I/O設(shè)備讀周期、I/O設(shè)備寫周期，即用不同的總線周期來(lái)區(qū)分要用哪個(gè)部件（主存或I/O 設(shè)備）和操作的性質(zhì)（讀或?qū)懀?；還有直接存儲(chǔ)器訪問（DMA）總線周期等。主存儲(chǔ)器的讀寫過(guò)程主存儲(chǔ)器的讀寫過(guò)程 數(shù)據(jù)寄存器數(shù)據(jù)寄存器 讀過(guò)程讀過(guò)程: 給出地址給出地址 主存儲(chǔ)體主存儲(chǔ)體 給出片選與讀命令給出片選與讀命令 保存讀出內(nèi)容保存

15、讀出內(nèi)容 寫過(guò)程寫過(guò)程: 給出地址給出地址 給出片選與數(shù)據(jù)給出片選與數(shù)據(jù) 地址寄存器地址寄存器 給出寫命令給出寫命令/WE/CS0/CS1靜態(tài)存儲(chǔ)器存儲(chǔ)原理6-Transistor SRAM Cellbitbitword(row select)bitbitword 寫1.給位線（bit）要寫的信號(hào)值，2. 選中字線 讀1. 選中字線2. 被選中單元的值被送到位線上3. 信號(hào)放大器檢測(cè)到信號(hào)，并輸出replaced with pullupto save area1001靜態(tài)存儲(chǔ)器讀寫過(guò)程靜態(tài)存儲(chǔ)器芯片地址總線AB數(shù)據(jù)總線DB片選信號(hào)/CS讀寫信號(hào)/WESRAM典型時(shí)序?qū)憰r(shí)序:D讀時(shí)序:WE_LA

16、寫保持時(shí)間寫建立時(shí)間ADOE_L2Nwordsx M bitSRAMNMWE_L寫入數(shù)據(jù)寫入地址OE_LHigh Z讀地址Junk讀訪問時(shí)間讀出數(shù)據(jù)讀訪問時(shí)間讀出數(shù)據(jù)讀地址靜態(tài)存儲(chǔ)器字、位擴(kuò)展靜態(tài)存儲(chǔ)器字、位擴(kuò)展 看教學(xué)計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器實(shí)際組成的例子。該存儲(chǔ)器的看教學(xué)計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器實(shí)際組成的例子。該存儲(chǔ)器的容量為容量為 4096 個(gè)字，每個(gè)字的字長(zhǎng)為個(gè)字，每個(gè)字的字長(zhǎng)為 16 位。存儲(chǔ)器芯片選用位。存儲(chǔ)器芯片選用 有有 2048 個(gè)存儲(chǔ)單元、每個(gè)存儲(chǔ)單元由個(gè)存儲(chǔ)單元、每個(gè)存儲(chǔ)單元由 8 位組成的靜態(tài)存儲(chǔ)器芯片位組成的靜態(tài)存儲(chǔ)器芯片LS6116，為此，必須用兩塊芯片實(shí)現(xiàn)，為此，必須用兩塊芯

17、片實(shí)現(xiàn) 由由 2048 個(gè)存儲(chǔ)單元擴(kuò)展個(gè)存儲(chǔ)單元擴(kuò)展容量到容量到 4096個(gè)存儲(chǔ)單元（字?jǐn)U展），再用兩塊芯片實(shí)現(xiàn)個(gè)存儲(chǔ)單元（字?jǐn)U展），再用兩塊芯片實(shí)現(xiàn) 由由 8 位長(zhǎng)度擴(kuò)展長(zhǎng)度到位長(zhǎng)度擴(kuò)展長(zhǎng)度到 16 位字長(zhǎng)（位擴(kuò)展），共用位字長(zhǎng)（位擴(kuò)展），共用 4 片芯片。片芯片。 為訪問為訪問 2048 個(gè)存儲(chǔ)單元，需要使用個(gè)存儲(chǔ)單元，需要使用 11 位地址，應(yīng)把地址位地址，應(yīng)把地址總線的低總線的低 11 位地址送到每個(gè)存儲(chǔ)器芯片的地址引腳；位地址送到每個(gè)存儲(chǔ)器芯片的地址引腳； 對(duì)地址總線的高位部分進(jìn)行譯碼，產(chǎn)生的譯碼信號(hào)送到相對(duì)地址總線的高位部分進(jìn)行譯碼，產(chǎn)生的譯碼信號(hào)送到相應(yīng)的存儲(chǔ)器芯片的片選信號(hào)引腳應(yīng)的存儲(chǔ)器芯片的片選信號(hào)引腳 /CS，用于選擇讓哪一個(gè)地址，用于選擇讓哪一個(gè)地址范圍內(nèi)的存儲(chǔ)器芯片工作，保證不同存儲(chǔ)器芯片在時(shí)間上以互范圍內(nèi)的存儲(chǔ)器芯片工