EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)

1、EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)唐浦華西華大學(xué)機(jī)械工程學(xué)院二零一六年制定24目 錄實(shí)驗(yàn)一：實(shí)驗(yàn)環(huán)境和平臺(tái)的建立1實(shí)驗(yàn)二：譯碼器設(shè)計(jì)12實(shí)驗(yàn)三：碼制變換譯碼器設(shè)計(jì)14實(shí)驗(yàn)四：四位加法器設(shè)計(jì)18實(shí)驗(yàn)五：時(shí)序邏輯電路設(shè)計(jì)20實(shí)驗(yàn)六：分頻器的設(shè)計(jì)22實(shí)驗(yàn)七：通用移位寄存器的設(shè)計(jì)23實(shí)驗(yàn)八：數(shù)碼管掃描顯示的設(shè)計(jì)24實(shí)驗(yàn)九：正弦信號(hào)發(fā)生器的設(shè)計(jì)26實(shí)驗(yàn)十：序列檢測(cè)器的設(shè)計(jì)36實(shí)驗(yàn)一：實(shí)驗(yàn)環(huán)境和平臺(tái)的建立一、 實(shí)驗(yàn)?zāi)康模菏煜uartus II的VHDL文本設(shè)計(jì)流程，學(xué)習(xí)8-3編碼器的設(shè)計(jì)、仿真。二、 實(shí)驗(yàn)內(nèi)容：用VHDL編寫(xiě)8-3編碼器的VHDL代碼并仿真。三、 實(shí)驗(yàn)環(huán)境PC 機(jī)（Pentium100 以上）、Alt

2、era KAX+plus II 10.2 CPLD/FPGA 集成開(kāi)環(huán)境。四、 實(shí)驗(yàn)原理 在數(shù)字系統(tǒng)中，常常需要將某一信息（輸入）變換為某一特定的代碼（輸出）。把二進(jìn)制碼按一定的規(guī)律排列，例如8421碼、格雷碼等，使每組代碼具有一特定的含義（代表某個(gè)數(shù)字或是控制信號(hào)）稱(chēng)為編碼。具有編碼功能的邏輯電路稱(chēng)為編碼器。編碼器有若干個(gè)輸入，在某一時(shí)刻只有一個(gè)輸入被轉(zhuǎn)換為二進(jìn)制碼。例如8線-3線編碼器和10線-4線編碼器分別有8輸入、3位輸出和10位輸入、4位輸出。 8線-3線編碼器的真值表見(jiàn)表1-1，管腳圖如圖1-1所示。 輸入輸出A7A6A5A4A3A2A1A0Y2Y1Y000000001000000

3、00010001000001000100000100001100010000100001000001010100000011010000000111表1-1 8-3編碼器真值表圖1-1 8-3編碼器管腳圖五、 實(shí)驗(yàn)步驟參見(jiàn)課件。實(shí)驗(yàn)二：譯碼器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)譯碼器的功能與定義，學(xué)習(xí)VHDL。二、 實(shí)驗(yàn)內(nèi)容：編寫(xiě)3-8譯碼器的VHDL 代碼并編譯仿真。三、 實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、 實(shí)驗(yàn)原理 譯碼是編碼的逆過(guò)程，它的功能是將特定含義的二進(jìn)制碼進(jìn)行辨別，并轉(zhuǎn)換成控制信號(hào)，具有譯碼功能的邏輯電路成為譯碼器。 譯碼器可分為兩種類(lèi)型，一種是將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)得有效信號(hào)。這種譯碼器可以稱(chēng)

4、為唯一地址譯碼器，它常用于計(jì)算機(jī)中對(duì)存儲(chǔ)器單元地址的譯碼，即將每一個(gè)地址代碼換成一個(gè)有效信號(hào)，從而選中對(duì)應(yīng)的單元。另一種是將一種代碼轉(zhuǎn)換成另一種代碼，所以也稱(chēng)為代碼變換器。 3線-8線譯碼器的真值表見(jiàn)表2-1，管腳圖如圖2-1所示。表2-1 3-8譯碼器真值表輸入輸出G1G2G3A2A1A0Y7Y6Y5Y4Y3Y2Y1Y0x1xxxx11111111xx1xxx111111110xxxxx11111111100000111111101000011111110110001011111011100011111101111001001110111110010111011111100110101111

5、1110011101111111圖2-1 3-8譯碼器管腳圖五、 實(shí)驗(yàn)步驟1、按照真值表編寫(xiě)3-8譯碼器VHDL代碼。2、利用仿真軟件進(jìn)行編譯仿真，給出電路的時(shí)序邏輯波形。3、分析仿真時(shí)序波形。 實(shí)驗(yàn)三：碼制變換譯碼器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)碼制變換譯碼器的功能與定義，學(xué)習(xí)VHDL。二、實(shí)驗(yàn)內(nèi)容：編寫(xiě)二十進(jìn)制譯碼器的VHDL 代碼并編譯仿真。三、實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、實(shí)驗(yàn)原理 譯碼是編碼的逆過(guò)程，它的功能是將特定含義的二進(jìn)制碼進(jìn)行辨別，并轉(zhuǎn)換成控制信號(hào)，具有譯碼功能的邏輯電路成為譯碼器。 譯碼器可分為兩種類(lèi)型，一種是將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)得有效信號(hào)。這種譯碼器可以稱(chēng)為唯一地址譯碼器，它常

6、用于計(jì)算機(jī)中對(duì)存儲(chǔ)器單元地址的譯碼，即將每一個(gè)地址代碼換成一個(gè)有效信號(hào)，從而選中對(duì)應(yīng)的單元。另一種是將一種代碼轉(zhuǎn)換成另一種代碼，所以也稱(chēng)為代碼變換器。 二十進(jìn)制譯碼器的真值表見(jiàn)教材表7.19，管腳圖參見(jiàn)教材圖7.52所示。五、實(shí)驗(yàn)步驟1、按照真值表編寫(xiě)二十進(jìn)制譯碼器VHDL代碼。2、利用仿真軟件進(jìn)行編譯仿真，給出電路的時(shí)序邏輯波形。3、分析仿真時(shí)序波形。 實(shí)驗(yàn)四：四位加法器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)加法器的功能與定義，學(xué)習(xí)VHDL，學(xué)習(xí)用元件例化方法設(shè)計(jì)多層次結(jié)構(gòu)的VHDL設(shè)計(jì)。二、 實(shí)驗(yàn)內(nèi)容：編寫(xiě)一個(gè)一位全加器和一個(gè)四位全加器的VHDL代碼，用用元件例化方法建立一個(gè)四位全加器并編譯，仿真。三、

7、 實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、 實(shí)驗(yàn)原理算術(shù)運(yùn)算式數(shù)值系統(tǒng)的基本功能，更是計(jì)算機(jī)中不可缺少的組成單元。 1、全加器 全加法是算術(shù)運(yùn)算電路中的基本單元，它們是完成1位二進(jìn)制相加的一種組合邏輯電路。一位加法器的真值表見(jiàn)下表；由表3-1中可以看見(jiàn)，這種加法考慮低位來(lái)的進(jìn)位，所以稱(chēng)為全加。一位全加器就是實(shí)現(xiàn)下表中邏輯關(guān)系的電路。 表3-1 一位半加器真值表被加數(shù)A加數(shù)B低位進(jìn)位Ci和數(shù)S進(jìn)位Co00000010101001011001001100110110101111112、四位全加器 按照串行進(jìn)位方式，采用四個(gè)一位全加器可以四位加法器。五、 實(shí)驗(yàn)步驟1、按照真值表編寫(xiě)一位全加器VHDL代碼，并采用元件例

8、化語(yǔ)句編寫(xiě)四位加法器VHDL代碼。2、利用仿真軟件進(jìn)行編譯仿真，給出電路的時(shí)序邏輯波形。3、分析仿真時(shí)序波形。實(shí)驗(yàn)五：時(shí)序邏輯電路設(shè)計(jì)（一）一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)時(shí)序邏輯電路，學(xué)習(xí)計(jì)數(shù)器的原理，學(xué)習(xí)VHDL。二、 實(shí)驗(yàn)內(nèi)容：編寫(xiě)一個(gè)帶預(yù)置輸入，清零輸入，可加/可減計(jì)數(shù)器的VHDL 代碼并仿真。三、 實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、 實(shí)驗(yàn)原理 計(jì)數(shù)器是數(shù)字系統(tǒng)中用的較多的基本邏輯器件。它不僅能記錄輸入時(shí)鐘脈沖的個(gè)數(shù)，還可以實(shí)現(xiàn)分頻、定時(shí)等功能。 計(jì)數(shù)器的種類(lèi)很多。按脈沖方式可以分為同步計(jì)數(shù)器和異步計(jì)數(shù)器；按進(jìn)制可以分為二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器；按計(jì)數(shù)過(guò)程數(shù)字的增減，可分為加計(jì)數(shù)器、減計(jì)數(shù)器和可逆計(jì)數(shù)器。

9、 本實(shí)驗(yàn)就是設(shè)計(jì)一個(gè)4位二進(jìn)制加減法計(jì)數(shù)器，該計(jì)數(shù)器可以通過(guò)一個(gè)控制信號(hào)決定計(jì)數(shù)器時(shí)加計(jì)數(shù)還是減計(jì)數(shù)，另外，該寄存器還有一個(gè)清零輸入，低電平有效。還有一個(gè)load裝載數(shù)據(jù)的信號(hào)輸入，用于預(yù)置數(shù)據(jù)；還有一個(gè)C的輸出，用于計(jì)數(shù)器的級(jí)聯(lián)。其功能表如表4-1所示;管腳定義如圖4-1所示。RCLKloadup_down狀態(tài)Lxxx置零HxLx置數(shù)HH0減法HH1加法表4-1 4位二進(jìn)制加減法計(jì)數(shù)器功能表圖4-1 4位二進(jìn)制加減法計(jì)數(shù)器管腳定義五、 實(shí)驗(yàn)步驟1、按照4位二進(jìn)制加減法計(jì)數(shù)器的功能表編寫(xiě)VHDL代碼。2、進(jìn)行編譯仿真，給出電路的時(shí)序邏輯波形。實(shí)驗(yàn)五：時(shí)序邏輯電路設(shè)計(jì)（二）一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)8

10、位頻率計(jì)的原理及設(shè)計(jì)。二、 實(shí)驗(yàn)內(nèi)容：根據(jù)頻率的定義和頻率測(cè)量的基本原理，設(shè)計(jì)一個(gè)8位頻率計(jì)的程序。三、 實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、 實(shí)驗(yàn)原理所謂頻率就是周期性信號(hào)在單位時(shí)間（1s）內(nèi)變化的次數(shù)。若在一定時(shí)間間隔T（也稱(chēng)閘門(mén)時(shí)間）內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)為N，則其頻率可表示為fN/T由上面的表達(dá)式可以看到，若時(shí)間間隔T取1s，則fN，但是這種頻率計(jì)僅能測(cè)出頻率大于或者等于1Hz的情況，且頻率越高，精度也越高。實(shí)際應(yīng)用中，頻率計(jì)的閘門(mén)時(shí)間是個(gè)可變量，當(dāng)頻率小于1Hz時(shí)，閘門(mén)時(shí)間就要適當(dāng)放大。本實(shí)驗(yàn)中為了簡(jiǎn)化實(shí)驗(yàn)代碼，閘門(mén)時(shí)間固定為1s，閘門(mén)信號(hào)是一個(gè)0.5Hz的方波，在閘門(mén)有效（高電平）期

11、間，對(duì)輸入的脈沖進(jìn)行計(jì)數(shù)，在閘門(mén)信號(hào)的下降沿時(shí)刻，鎖存當(dāng)前的計(jì)數(shù)值，并且清零所有的頻率計(jì)數(shù)器。頻率計(jì)的電路框圖如圖5-1所示。 圖 5-1 頻率計(jì)的電路框圖五、 實(shí)驗(yàn)步驟1、首先打開(kāi)ModelSim軟件，新建一個(gè)工程，并新建一個(gè)VHDL File。2、按照自己的想法，編寫(xiě)VHDL程序。3、對(duì)自己編寫(xiě)的VHDL程序進(jìn)行編譯并仿真，給出電路的時(shí)序邏輯波形。實(shí)驗(yàn)六：分頻器的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)時(shí)序邏輯電路，學(xué)習(xí)分頻的原理，學(xué)習(xí)VHDL語(yǔ)言。二、 實(shí)驗(yàn)內(nèi)容：用VHDL設(shè)計(jì)一個(gè)占空比是50%的4分頻分頻器，通過(guò)ModelSim軟件對(duì)其進(jìn)行仿真。三、 實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、 實(shí)驗(yàn)原理在數(shù)字電路中，時(shí)鐘

12、信號(hào)的分頻是很常見(jiàn)的電路。分頻器除了可以對(duì)時(shí)鐘信號(hào)頻率做除以二的計(jì)算外，分頻器同時(shí)很類(lèi)似漣波計(jì)數(shù)器。漣波計(jì)數(shù)器是計(jì)數(shù)器的一種，它屬于異步設(shè)計(jì)。因?yàn)橛|發(fā)器并非皆由同一個(gè)時(shí)鐘信號(hào)同步操作，所以它非常節(jié)省電路面積。五、 實(shí)驗(yàn)步驟1、 按照分頻器的功能表編寫(xiě)VHDL代碼。2、 利用仿真軟件進(jìn)行編譯仿真。實(shí)驗(yàn)七：通用移位寄存器的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)時(shí)序邏輯電路，學(xué)習(xí)寄存器的原理，學(xué)習(xí)VHDL語(yǔ)言。二、 實(shí)驗(yàn)內(nèi)容：編寫(xiě)一個(gè)8位的模式可控的移位寄存器的VHDL 代碼并編譯，仿真。三、 實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、 實(shí)驗(yàn)原理本實(shí)驗(yàn)就是設(shè)計(jì)一個(gè)模式可控的移位寄存器，該寄存器可以對(duì)8位信號(hào)通過(guò)MD輸入端控制移位輸出

13、的模式，其功能表如表7-1所示。CLKMD狀態(tài)001帶進(jìn)位循環(huán)左移010帶進(jìn)位循環(huán)右移011自循環(huán)左移100自循環(huán)右移101加載待移數(shù)據(jù)其他保持表7-1 模式可控移位寄存器功能表五、 實(shí)驗(yàn)步驟1、按照模式可控的移位寄存器的功能表編寫(xiě)VHDL代碼。2、進(jìn)行編譯仿真，給出電路的時(shí)序邏輯波形。實(shí)驗(yàn)八：數(shù)碼管掃描顯示的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)硬件掃描顯示電路的設(shè)計(jì)。二、 實(shí)驗(yàn)內(nèi)容：利用掃描的方式設(shè)計(jì)一個(gè)在8個(gè)數(shù)碼管上面顯示自己的學(xué)號(hào)的程序。三、 實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、 實(shí)驗(yàn)原理一般來(lái)說(shuō)，多個(gè)數(shù)碼管的連接并不是把每個(gè)數(shù)碼管都獨(dú)立的與可編程邏輯器件連接，而是把所有的LED管的輸入連在一起。如圖8-1所示。

14、圖8-1 掃描數(shù)碼管的原理圖這樣做的好處有兩點(diǎn)：一是節(jié)約了器件的IO口；其二是降低了功耗。每次向LED寫(xiě)數(shù)據(jù)時(shí)，通過(guò)片選選通其中一個(gè)LED，然后把數(shù)據(jù)寫(xiě)入該LED管，因此每個(gè)時(shí)刻只有一個(gè)LED管是亮的。為了能持續(xù)看見(jiàn)LED上面的顯示內(nèi)容，必須對(duì)LED管進(jìn)行掃描，即依次并循環(huán)地點(diǎn)亮各個(gè)LED管。利用人眼的視覺(jué)暫停效應(yīng)，在一定的掃描頻率下，人眼就會(huì)看見(jiàn)好幾個(gè)LED一起點(diǎn)亮。每個(gè)LED的功耗較大，如果所有的LED一起點(diǎn)亮，其功耗較大。利用掃描的方式，每個(gè)時(shí)刻只有LED管是亮的，可以大大的減少功耗。 掃描頻率大小合適才能有很好的效果。如果太小，而每個(gè)LED開(kāi)啟的時(shí)間大于人眼的視覺(jué)暫停時(shí)間，那么會(huì)產(chǎn)生閃

15、爍現(xiàn)象。而掃描頻率太大，則會(huì)造成LED的頻繁開(kāi)啟和關(guān)斷，大大增加LED功耗（開(kāi)啟和關(guān)斷的時(shí)刻功耗很大）。一般來(lái)說(shuō)，稍描頻率選在50Hz比較合適。 五、 實(shí)驗(yàn)步驟1、編寫(xiě)一個(gè)1000000分頻器的VHDL代碼；2、以分頻后的時(shí)鐘信號(hào)做為數(shù)碼管掃描的時(shí)鐘信號(hào)，編寫(xiě)數(shù)碼管掃描的程序。3、利用ModelSim進(jìn)行編譯仿真，給出電路的時(shí)序邏輯波形。實(shí)驗(yàn)九：正弦信號(hào)發(fā)生器的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模赫莆誕uartus中LPM_ROM的使用方法與正弦信號(hào)發(fā)生器的設(shè)計(jì)方法。二、 實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一個(gè)正弦信號(hào)發(fā)生器。三、 實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、 實(shí)驗(yàn)原理正弦信號(hào)發(fā)生器的結(jié)構(gòu)由4個(gè)部分組成： Ø 地址發(fā)生器 &

16、#216; 正弦信號(hào)rom Ø 頂層設(shè)計(jì)文件 Ø 8位D/A 整體結(jié)構(gòu)的框圖如圖9-1所示： 圖 9-1 正弦信號(hào)發(fā)生器結(jié)構(gòu)框圖 頂層文件在FPGA中實(shí)現(xiàn)，包含兩個(gè)部分：ROM的地址信號(hào)發(fā)生器，由6位計(jì)數(shù)器擔(dān)當(dāng)；一個(gè)正弦數(shù)據(jù)ROM，由LPM_ROM模塊構(gòu)成。五、 實(shí)驗(yàn)步驟1、新建工程signa_gen.qpf，建立頂層文件signa_gen.bdf。2、PLL宏模塊的定制，在頂層文件中雙擊鼠標(biāo)左鍵，點(diǎn)擊MegaWizard Plug-In Manager進(jìn)入宏模塊設(shè)計(jì)向?qū)?。圖 9-2 PLL宏模塊的定制（1）圖 9-3 PLL宏模塊的定制（2）圖 9-4 PLL宏模塊的定制

17、（3）圖 9-5 PLL宏模塊的定制（4）圖 9-6 PLL宏模塊的定制（5）圖 9-7 PLL宏模塊的定制（6）3、6位地址發(fā)生器模塊的設(shè)計(jì)，在頂層文件中雙擊鼠標(biāo)左鍵，點(diǎn)擊MegaWizard Plug-In Manager進(jìn)入宏模塊設(shè)計(jì)向?qū)?。圖 9-8 計(jì)數(shù)器宏模塊的定制（1）圖 9-9 計(jì)數(shù)器宏模塊的定制（2）圖 9-10 計(jì)數(shù)器宏模塊的定制（3）圖 9-11 計(jì)數(shù)器宏模塊的定制（4）4、進(jìn)行正弦數(shù)據(jù)表存儲(chǔ)器模塊的設(shè)計(jì)。定制初始化數(shù)據(jù)文件，F(xiàn)ile -> New -> Other Files圖 9-12 正弦數(shù)據(jù)表存儲(chǔ)器模塊的設(shè)計(jì)（1）5、編輯MIF數(shù)據(jù)表圖 9-13 MIF

18、數(shù)據(jù)表的編輯（1）6、在頂層文件中雙擊鼠標(biāo)左鍵，點(diǎn)擊MegaWizard Plug-In Manager進(jìn)入宏模塊設(shè)計(jì)向?qū)D 9-14 LPM_ROM宏模塊的定制（1）圖 9-15 LPM_ROM宏模塊的定制（2）圖 9-16 LPM_ROM宏模塊的定制（3）圖 9-17 LPM_ROM宏模塊的定制（4）選擇Assignments -> Setting -> Analysis&Synthesis Settings -> Default Parameters 進(jìn)行如下設(shè)置圖 9-18 LPM_ROM宏模塊的定制（5）7、 正弦信號(hào)發(fā)生器各模塊的綜合與設(shè)計(jì)，調(diào)出已定制好的宏模塊進(jìn)行系統(tǒng)集成。圖 9-19 已定制好的宏模塊的系統(tǒng)集成8、時(shí)序仿真。圖 9-20 仿真波形實(shí)驗(yàn)十：序列檢測(cè)器的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模毫私庑蛄袡z測(cè)器的工作原理，掌握VHDL語(yǔ)言狀態(tài)機(jī)的設(shè)計(jì)方法。二、 實(shí)驗(yàn)內(nèi)容：用VHDL語(yǔ)言設(shè)計(jì)一個(gè)序列檢測(cè)器，要求當(dāng)檢測(cè)器連續(xù)收到一組串行碼（1110010）后，輸出為1，其他情況輸出為0，請(qǐng)通過(guò)利用ModelSim編譯軟件對(duì)其進(jìn)行仿真。三、