ARMCortex各系列處理器分類比較

1、Cortex-M 系列M0:Cortex-MO是目前最小的 ARM處理器，該處理器的芯片面積非常小，能耗極低，且編程所需的代碼占用量很少，這就使得開發(fā)人員可以直接跳過(guò)16位系統(tǒng)，以 接近8位系統(tǒng)的成本開銷獲取32位系統(tǒng)的性能。Cortex-MO處理器超低的門數(shù)開銷， 使得它可以用在仿真和數(shù) ?；旌显O(shè)備中。M0+：以Cortex-MO處理器為基礎(chǔ)，保留了全部指令集和數(shù)據(jù)兼容性，同時(shí)進(jìn)一步降低了能耗，提高了性能。2級(jí)流水線，性能效率可達(dá) 1.08 DMIPS/MHz。M1 :第一個(gè)專為 FPGA中的實(shí)現(xiàn)設(shè)計(jì)的 ARM處理器。Cortex-M1處理器面向所有主要FPGA設(shè)備并包括對(duì)領(lǐng)先的 FPGA綜

2、合工具的支持，允許設(shè)計(jì)者為每個(gè)項(xiàng)目選擇最佳實(shí)現(xiàn)。M3:適用于具有較高確定性的實(shí)時(shí)應(yīng)用，它經(jīng)過(guò)專門開發(fā)，可使合作伙伴針對(duì)廣泛的設(shè)備（包括微控制器、汽車車身系統(tǒng)、工業(yè)控制系統(tǒng)以及無(wú)線網(wǎng)絡(luò)和傳感器）開發(fā)高性能低成本平臺(tái)。此處理器具有出色的計(jì)算性能以及對(duì)事件的優(yōu)異系統(tǒng)響應(yīng)能力，同時(shí)可應(yīng)實(shí)際中對(duì)低動(dòng)態(tài)和靜態(tài)功率需求的挑戰(zhàn)。M4:由ARM專門開發(fā)的最新嵌入式處理器，用以滿足需要有效且易于使用的控制和信號(hào)處理功能混合的數(shù)字信號(hào)控制市場(chǎng)。M7:在ARM Cortex-M處理器系列中，Cortex-M7的性能最為出色。它擁有六級(jí)超標(biāo)量流水線、 靈活的系統(tǒng)和存接口（包括AXI和AHB）、緩存（Cache）以及高度

3、耦合存（TCM），為MCU提供出色的整數(shù)、浮點(diǎn)和DSP性能?；ヂ?lián)：64 位 AMBA4 AXI, AHB外設(shè)端口 （64MB 至U 512MB）指令緩存：0至U 64kB,雙路組相聯(lián)，帶有可選ECC數(shù)據(jù)緩存：0到64kB，四路組相聯(lián)，帶有可選ECC指令TCM: 0至U 16MB，帶有可選 ECC數(shù)據(jù)TCM: 0至U 16MB，帶有可選 ECCCortex-M系列規(guī)格對(duì)比類別M0M3M4M7體系結(jié)構(gòu)ARMV6M （馮諾依曼）ARMV6M （哈佛）ARMV6M （哈佛）ARMV7-M （哈佛）ISA支持Thumb,Thumb-2Thumb,Thumb-2Thumb,Thumb-2Thumb,Thu

4、mb-2DSP擴(kuò)展單周期16/32位 MAC 單周期雙16位MAC8/16位SIMD運(yùn)算硬件除法（2-12周期）單周期16/32位 MAC 單周期雙16位MAC8/16位SIMD運(yùn)算硬件除法（2-12周期）浮點(diǎn)單元單精度浮點(diǎn)單元符合 IEEE 754單和雙精度浮點(diǎn)單元與IEEE 754兼容流水線3級(jí)3級(jí)3級(jí)+分支預(yù)測(cè)6級(jí)超標(biāo)量+分支預(yù)測(cè)DMISP/MHz0.90.991.251.501.251.522.14/2.55/3.23中斷NMI+1-32物理中斷NMI+ 1-240物理中斷NMI + 1240物理中斷NMI + 1240物理中斷中斷優(yōu)先級(jí)825682568256喚醒中斷控制器最多240

5、個(gè)最多240個(gè)最多240個(gè)存保護(hù)帶有子區(qū)域和后臺(tái)區(qū) 域的可選 8區(qū)域MPU帶有子區(qū)域和后臺(tái)區(qū)域 的可選8區(qū)域MPU可選的8/16區(qū)域MPU，帶有子區(qū)域和背景區(qū)域睡眠模式集成的 WFI和WFE指 令和“退出時(shí)睡眠”功 能。睡眠和深度睡眠信號(hào)隨ARM電源管理工具包 提供的可選的 Rete ntion 模式集成的 WFI和WFE指令和“退出時(shí)睡眠” 功能。睡眠和深度睡眠信號(hào)。隨ARM電源管理工 具包提供的可選保留 模式集成 WFI和WFE指令和“退出時(shí)睡眠”功能。 睡眠和深度睡眠信號(hào)。 隨ARM電源管理工具 包提供的可選 Rete ntion 模式集成WFI和WFE指令 以及Sleep On Exi

6、t功能。休眠和深度休眠信號(hào)。ARM電源管理工具包 及可選Retention模式增強(qiáng)的指令硬件單周期（32x32）乘法選項(xiàng)硬件除法（2-12個(gè)周 期）和單周期（32x32） 乘法、飽和數(shù)學(xué)支持。調(diào)試可選 JTAG 和 SerialWire 調(diào)試端口。最多 4 個(gè)斷點(diǎn)和2個(gè)觀察點(diǎn)可選 JTAG和串行線 調(diào)試端口。最多 8個(gè) 斷點(diǎn)和4個(gè)檢測(cè)點(diǎn)?？蛇x JTAG 和 Serial-Wire調(diào)試端口。最多 8個(gè)斷 點(diǎn)和4個(gè)檢測(cè)點(diǎn)。可選的JTAG和串行線 調(diào)試端口。最多 8個(gè) 斷點(diǎn)和4個(gè)觀察點(diǎn)。跟蹤可選指令跟蹤 （ETM）、 數(shù)據(jù)跟蹤（DWT）和 測(cè)量跟蹤（ITM）可選指令跟蹤（ETM）、數(shù) 據(jù)跟蹤（DWT

7、）和測(cè)量跟蹤（ITM）可選指令跟蹤（ETM）、數(shù) 據(jù)跟蹤（DWT）和測(cè)量 跟蹤（ITM）Cortex-A 系列：ARM Cortex-A系列是一系列用于復(fù)雜操作系統(tǒng)和用戶應(yīng)用程序的應(yīng)用程序處理器。Cortex-A系列處理器支持 ARM、Thumb和Thumb-2指令集。A5：一個(gè)高性能、低功耗的 ARM宏單元，帶有L1高速緩存子系統(tǒng)，能提供完全的虛擬存功能。Cortex-A5處理器實(shí)現(xiàn)了ARMv7體系結(jié)構(gòu)并運(yùn)行32位 ARM指令、16位和 32位Thumb指令，還可在Jazelle狀態(tài)下運(yùn)行 8位Java字節(jié)碼。Cortex A-5是最小以及最低功 耗的Cortex-A處理器，但處理性能比其他

8、A系列差。A7：Cortex-A7處理器的功耗和面積與超高效Cortex-A5相似，但性能提升 1520%, Cortex-A7是ARM的大小核設(shè)計(jì)中的小核部分，并且與高端 Cortex-A15 CPU體系結(jié)構(gòu)完全兼容。Cortex-A7處理器包括了高性能處理器Cortex-A15的一切特性，包括虛擬化(virtualization )、大容量物理存地址擴(kuò)展(Large Physical Address Extensions (LPAE),可以尋址到 1TB的存儲(chǔ)空間)、 NEON、VFP 以及 AMBA 4 ACE cohere ncy (AMBA4 Cache Cohere nt In t

9、erco nn ect (CCI)。 Cortex- A7支持多核 MPCore的設(shè)計(jì)以及Big+Little的大小核設(shè)計(jì)。小型高能效的Cortex-A7是最新低成本智能手機(jī)和平板電腦中獨(dú)立CPU的理想之選，并可在big.LITTLE處理配置中與Cortex-A15 結(jié)合。A8：第一個(gè)使用ARMv7-A架構(gòu)的處理器，很多應(yīng)用處理器以Cortex-A8為核心。Cortex-A8處理器是一個(gè)雙指令執(zhí)行的有序超標(biāo)量處理器，針對(duì)高度優(yōu)化的能效實(shí)現(xiàn)可提 供2.0 Dhrystone MIPS (每MHz),這些實(shí)現(xiàn)可提供基于傳統(tǒng)單核處理器的設(shè)備所需的高級(jí)別 的性能。Cortex-A8在市場(chǎng)中構(gòu)建了 AR

10、Mv7體系結(jié)構(gòu)，可用于不同應(yīng)用，包括智能手機(jī)、智 能本、便攜式媒體播放器以及其他消費(fèi)類和企業(yè)平臺(tái)。分開的L1指令和數(shù)據(jù)cache大小可以為16KB或者32KB,指令和數(shù)據(jù)共享 L2cache,容量可以到 1MB。L1和L2 cache的cache 數(shù)據(jù)寬度為128比特，L1 cache是虛擬索引，物理上連續(xù)，而L2完全使用物理地址。Cortex- A8的L1 cache行寬度為64byte , L2 cache在片集成。另外和Cortex-A9相比，由于 Cortex-A8 支持的浮點(diǎn) VFP運(yùn)算非常有限，其 VFP的速度非常慢，往往相同的浮點(diǎn)運(yùn)算，其速度是Cortex-A9 的 1/10。C

11、ortex-A8 能并發(fā)某些 NEON指令(如 NEON 的 load/store 和其他的 NEON 指令)，而Cortex-A9因?yàn)镹EON位寬限制不能并發(fā)。Cortex-A8的NEON和ARM是分開的，即ARM核和NEON核的執(zhí)行流水線分開，NEON訪問(wèn)ARM寄存器很快，但是 ARM端需要NEON寄存器的數(shù)據(jù)會(huì)非常慢。A9：Cortex-A9 MPCore或者單核處理器單MHz性能比 Cortex-A5或者 Cortex-A8高，支持ARM, Thumb, Thumb-2, TrustZone, JazelleRCT, JazelleDBX技術(shù)。L1 的 cache 控制器提供了硬 件的

12、cache 一致性維護(hù)支持多核的cache 一致性。核外的L2 cache控制器(L2C- 310, or PL310)支持最多 8MB 的 cache。Cortex-A9 的 L1 cache 行寬度為 32byte , L2 cache 因 為多核的原因在核外集成，即通過(guò)SCU來(lái)訪問(wèn)多核共享的 L2 cache。常見的Cortex-A9處理器包括nVidia's雙核Tegra-2,以及TI'sOMAP4平臺(tái)。使用 Cortex-A9處理器的設(shè)備包括Apple 的 ipad2 (apple A5 處理器)，LGOptimus 2X (nVidia Tegra-2),Samsu

13、ng Galaxy Sil 等A15：Cortex-A15 MPCore處理器是目前 Cortex-A系列中性能最高的處理器，一個(gè)突出的特性是其 硬件的虛擬化技術(shù)(Hardware virtualizatio n) 以及大物理存的擴(kuò)展 (Large Physical Address Extension (LPAE),能尋址到 1TB 的存)。目前集成Cortex-A15的處理器量產(chǎn)的只有 Samsung的Exynos5系列處理器，但TI的OMAP5 系列處理器也采用Cortex-A15的核。具體的設(shè)備有 Arndale Board。A17:A12的提升版，也就將 A12合并到A17中，最新的高

14、性能 ARMV7-A核處理器，以更小和更 節(jié)能的優(yōu)勢(shì)，提供與 A15相仿的性能。相比 A9有60%的性能提升。仍為32位ARMv7Cortex-A17處理器提供了優(yōu)質(zhì)的性能和高端的特性使它理想的適合每一個(gè)屏幕，從智能手機(jī)到智能電視。Cortex-A17處理器架構(gòu)上與廣泛使用Cortex-A7處理器一致，促使下一代中檔設(shè)備基于big.LITTLE技術(shù)。A53：最低功耗的ARMV8處理器，能夠無(wú)縫支持32和64位代碼。是世界上能效最高，面積最小的64位處理器。使用高效的8-stage順序管道和提升的獲取數(shù)據(jù)技術(shù)性能平衡。Cortex-A53提供比Cortex-A7更高的性能，并能作為一個(gè)獨(dú)立的應(yīng)用

15、處理器或在big.LITTLE配置下，搭配Cortex-A57處理器，達(dá)到最優(yōu)性能、可伸縮性和能效。A57：最高效的64位處理器，用于擴(kuò)展移動(dòng)和企業(yè)計(jì)算應(yīng)用程序功能，包括計(jì)算密集型64位應(yīng)用，比如高端電腦、平板電腦和服務(wù)器產(chǎn)品。性能比A15提升一倍。A72：Cortex-A72是ARM性能最出色、最先進(jìn)的處理器。于2015年年初正式發(fā)布的 Cortex-A72是基于 ARMV8-A架構(gòu)、并構(gòu)建于 Cortex-A57處理器在移動(dòng)和企業(yè)設(shè)備領(lǐng)域成功的基礎(chǔ)之 上。在相同的移動(dòng)設(shè)備電池壽命限制下，Cortex-A72能相較基于 Cortex-A15處理器，28納米工藝節(jié)點(diǎn)的設(shè)備，提供3.5倍的性能表

16、現(xiàn)，展現(xiàn)優(yōu)異的整體功耗效率。Cortex-A72的強(qiáng)化性能和功耗水平重新定義了2016年高端設(shè)備為消費(fèi)者帶來(lái)的豐富連接和情境感知(con text-aware )的體驗(yàn)。Cortex-A72可在芯片上單獨(dú)實(shí)現(xiàn)，也可以搭配Cortex-A53處理器與ARM CoreLinkTM CCI高速緩存一致性互連(Cache Cohere nt In terco nnect )構(gòu)成 ARM big.LITTLETM 配置，進(jìn)一步提 升能效。Cortex-A列規(guī)格對(duì)比類別Cortex-A5Cortex-A7Cortex-A8Cortex-A9Cortex-A15發(fā)布時(shí)間2009 年 12月2011 年 10

17、月2006年7月2008年3月2011年4月時(shí)鐘頻率1GHz1GHz on28 nm1GHz on65 nm2GHz on 40nm2.5GHz on28 nm執(zhí)行順序順序執(zhí)行順序執(zhí)行順序執(zhí)行亂序執(zhí)行亂序執(zhí)行多核支持1 to 41 to 411 to 41 to 4MIPS/MHz1.61.922.53.5VFP/NEO N 支持VFPv4/NEONVFPv4/NEONVFPv3/NEONVFPv3/NEONVFPv4/NEON半精度擴(kuò)展(16-bit float ing- poi nt)是是否,只有32-bit單精度 和64-bit 雙精度浮點(diǎn)是是FP/NEON寄存器重命名否否否否是GP寄存

18、器重命名否否否是是硬件的除法器否是否否是LPAE (40-bit physical address)否否否否是硬件虛擬化否是否否是big.LITTLENoLITTLENoNoBig融合的MAC乘累 加是是否否是流水線級(jí)數(shù) pipeli ne stages88139 to 1215+指令譯碼decodes1Partial dual issue2 (dualissue)2 (dual-issue)3返回堆棧stack 條目488848浮點(diǎn)運(yùn)算單元FPUOpti onalOpti onalYesOpti onalOpti onalAMBA總線寬度64-bit I/FAMBA 3128-bit I/F

19、AMBA 464 or128- bit I/FAMBA 32X 64 -bit I/FAMBA 3128-bitL1 Data CacheSize4K to 64K8 KB to 64 KB16/32KB16KB/32KB/64KB32 KBL1 In struct ionCache Size4K to 64K8 KB to 64 KB16/32KB16KB/32KB/64KB32 KB2-way set2-way set4-way set2-way setassociativeassociativeassociativeassociativeL1 Cache(In st)(In st)4-w

20、ay set(In st)(In st)Structure4-way set4-way setassociative4-way set4-way setassociativeassociativeassociativeassociative(Data)(Data)(Data)(Data)L2 Cache typeExternalIn tegratedIn tegratedExternalIn tegratedL2 Cache size-128KB to1MB128KB to1MB-512KB to1MBL2 Cache8-way set8-way set8-way setStructureas

21、sociativeassociativeassociativeCache line (bytes)3232643264Classic處理器：ARM7：1994年推出，使用圍最廣的32位嵌入式處理器系列。0.9MIPS/MHZ的三級(jí)流水線和馮諾依曼結(jié)構(gòu)ARM9：ARM9系列技術(shù)特點(diǎn)? 基于ARMV5TE架構(gòu)? 高效的5級(jí)流水線，更快的吞吐量和系統(tǒng)性能，哈佛結(jié)構(gòu)o 提取/解碼/執(zhí)行/存/寫回? 同時(shí)支持 ARM和Thumb指令集o 高效ARM-Thumb交互工作允許最佳組合性能和代碼密度? 哈佛架構(gòu)-獨(dú)立的指令和數(shù)據(jù)存接口o 可用存帶寬增加o 同時(shí)訪問(wèn)I &D存o 更高性能?31 x 32

22、位寄存器?32位ALU和桶行移位器?32位MAC塊增強(qiáng)CoreSight? ETM9接口用于增強(qiáng)調(diào)試和 trace?標(biāo)準(zhǔn) AMBA? AHB?接口? 協(xié)處理器接口存控制器? 存操作受MMU或MPU控制? MMU提供o 虛擬存支持o 快速上下文切換擴(kuò)展 （FCSE）? MPU支持o 存保護(hù)和邊界o 應(yīng)用沙坑效應(yīng)? 寫緩沖o 從外部存解耦部處理器o 可在4個(gè)獨(dú)立地址中存儲(chǔ) 16個(gè)字 o 清除緩沖臟行靈活的緩存設(shè)計(jì)? 硬件緩存架構(gòu)? 大小可從4 KB至U 128 KB（以2的方幕形式增長(zhǎng)）? I & D緩存可具有獨(dú)立大小? 行長(zhǎng)度固定為 8個(gè)字? 固定4向集關(guān)聯(lián)? 零等待狀態(tài)存取? 關(guān)鍵詞首

23、先緩存行填充? 無(wú)阻塞? 虛擬尋址靈活的TCM設(shè)計(jì)? 哈佛機(jī)構(gòu)? 大小可為0 KB或4 KB至U 1 MB （以二次方形式增長(zhǎng)）? 可具有獨(dú)立大小? 可為RAM或ROM? 允許等待狀態(tài)? ARM968上的雙存儲(chǔ) TCM? 物理尋址o 將非順序存取停止一個(gè)周期以允許地址轉(zhuǎn)換DSP增強(qiáng)? 單周期32x16乘法器實(shí)現(xiàn)o 加快所有乘法指令o 流水線設(shè)計(jì)允許一個(gè) 16x16或32x16開始每個(gè)周期? 新的32x16和16x16乘法指令o 允許獨(dú)立存取16位半寄存器o 允許壓縮的16位操作數(shù)高效使用 32位帶寬o ARM ISA提供32x32乘法指令? 有效微小數(shù)字飽和算法o QADD、QSUB QDAD

24、D QDSUB? 前導(dǎo)零計(jì)數(shù)指令o CLZ加快標(biāo)準(zhǔn)化和除法ARM11：ARM11處理器系列所提供的引擎可用于當(dāng)前生產(chǎn)領(lǐng)域中的很多智能手機(jī)，還廣泛用于消費(fèi)類、家庭和嵌入式應(yīng)用程序。該處理器的功耗非常低，提供的性能圍為小面積設(shè)計(jì)中的350MHz到速度優(yōu)化設(shè)計(jì)中的1 GHz（ 45納米和65納米）。ARM11處理器軟件可以與以前所有ARM處理器兼容，并引入了用于媒體處理的32位SIMD、用于提高操作系統(tǒng)上下文切換性能的物理標(biāo)記 cache、強(qiáng)制實(shí)施硬件安全性的TrustZone以及針對(duì)實(shí)時(shí)應(yīng)用的緊密耦合存。ARM11處理器系列功能：? 強(qiáng)大的ARMv6指令集架構(gòu)? ARM Thumb?指令集可以減少

25、高達(dá)35%的存帶寬和大小需求? 用于執(zhí)行高效嵌入式Java的ARM Jazelle?技術(shù)? ARM DSP 擴(kuò)展? SIMD （單指令多數(shù)據(jù)）媒體處理擴(kuò)展可提供高達(dá)2倍的視頻處理性能? 作為片上安全基礎(chǔ)的ARM TrustZone?技術(shù)（ARM1176JZ-S和 ARM1176JZF-S處理器）? Thumb-2技術(shù)（僅ARM1156（F）-S）,可提高性能、能效和代碼密度? 低功耗：o 0.21 mW/MHz （65G），包括 cache 控制器o 節(jié)能關(guān)閉模式能夠處理高級(jí)工藝中的靜態(tài)漏電情況? 高性能整數(shù)處理器o 8級(jí)整數(shù)流水線可提供高時(shí)鐘頻率（對(duì)于 ARM1156T2（F）-S為9級(jí)）o

26、 單獨(dú)的加載-存儲(chǔ)和算術(shù)流水線o 分支預(yù)測(cè)和返回棧? 高性能存系統(tǒng)設(shè)計(jì)o 支持4-64k cache大小o 針對(duì)多媒體應(yīng)用領(lǐng)域的、帶DMA的可選緊密耦合存o 對(duì)于媒體處理和網(wǎng)絡(luò)應(yīng)用領(lǐng)域，高性能 64位存系統(tǒng)加快了數(shù)據(jù)存取速度o ARMv6存系統(tǒng)架構(gòu)加快了操作系統(tǒng)上下文切換速度? 矢量中斷接口和低中斷延遲模式提高了中斷響應(yīng)速度和實(shí)時(shí)性能? 用于汽車/工業(yè)控制和三維圖形加速的可選矢量浮點(diǎn)協(xié)處理器（ARM1136JF-SARM1176JZF-S 和 ARM1156T2F-S 處理器）? 所有ARM11系列處理器都作為符合 ARM-Synopsys參考方法的可交付項(xiàng)來(lái)提供， 從而顯著縮短了生成核的特定

27、技術(shù)實(shí)現(xiàn)的時(shí)間，以及生成一組完整的行業(yè)標(biāo)準(zhǔn)視圖 和模型的時(shí)間。Classic處理器比較類別ARM7ARM9ARM11體系結(jié)構(gòu)馮諾依曼ARMV5TE （哈佛）ARMv6M （哈佛）指令集ARM、ThumbARM、ThumbARM、Thumb、Thumb-2流水線3級(jí)5級(jí)8級(jí)DMIPS/MHz0.91.11.2NMU無(wú)有有DSP擴(kuò)展否是是單指令多數(shù)據(jù)擴(kuò)展否否是浮點(diǎn)支持否是（VFP9）是（VFP11）Cache支持否是是密集耦合存否是是TrustZone安全擴(kuò)展否否是（僅 ARM1176JZ（ F） -S）Cortex-R 系列：R4：第一個(gè)基于ARMV7-R體系的嵌入式實(shí)時(shí)處理器。專用于大容量深層

28、嵌入式片上系統(tǒng)應(yīng)用， 如硬盤驅(qū)動(dòng)控制器、無(wú)限基帶處理器、消費(fèi)產(chǎn)品手機(jī) MTK平臺(tái)和汽車系統(tǒng)的電子控制單元。R5：2010年推出，基于 ARMV7-R體系，擴(kuò)展了 Cortex-R4處理器的功能集，支持在可靠的實(shí)時(shí) 系統(tǒng)中獲得更高級(jí)別的系統(tǒng)性能、提高效率和可靠性并加強(qiáng)錯(cuò)誤管理。這些系統(tǒng)級(jí)功能包括高優(yōu)先級(jí)的低延遲外設(shè)端口（LLPP）和加速器一致性端口（ACP）,前者用于快速外設(shè)讀寫，后來(lái)用于提高效率并與外部數(shù)據(jù)源達(dá)成更可靠的高速緩存一致性?；?0 nm G工藝，Cortex-R5處理器可以實(shí)現(xiàn)以將近 1 GHz的頻率運(yùn)行，此時(shí)它可提供 1,500 Dhrystone MIPS的性能。該處理器提供

29、高度靈活且有效的雙周期本地存接口，使SoC設(shè)計(jì)者可以最大限度地降低系統(tǒng)成本和功耗。R7：Cortex-R7處理器是性能最高的Cortex-R系列處理器。它是高性能實(shí)時(shí) SoC的標(biāo)準(zhǔn)。Cortex-R7處理器是為基于 65 nm至28 nm的高級(jí)芯片工藝的實(shí)現(xiàn)而設(shè)計(jì)的，此外其設(shè)計(jì)重點(diǎn)在 于提升能效、實(shí)時(shí)響應(yīng)性、高級(jí)功能和簡(jiǎn)化系統(tǒng)設(shè)計(jì)?；?0 nm G工藝，Cortex-R7處理器可以實(shí)現(xiàn)以超過(guò) 1 GHz的頻率運(yùn)行，此時(shí)它可提供2,700 Dhrystone MIPS的性能。該處理器提供支持緊密耦合存（TCM）本地共享存和外設(shè)端口的靈活的本地存系統(tǒng)，使SoC設(shè)計(jì)人員可在受限制的芯片資源達(dá)到高標(biāo)

30、準(zhǔn)的硬實(shí)時(shí)要求。Cortex-R系列處理器比較ARM Cortex-R4ARM Cortex-R5ARM Cortex-R71.68 / 2.02 / 2.45DMIPS/MHz*3.47 CoreMark/MHz*1.67 / 2.01 / 2.45DMIPS/MHz*3.47 CoreMark/MHz*2.50 / 2.90 / 3.77 DMIPS/MHz*4.35 CoreMark/MHz*Lockstep configurationLockstep configurationDual-core Asymmetric Multi-Processing (AMP) configurati

31、onLockstep configurationDual-core Asymmetric Multi-Processing(AMP) with QoS configurationDual core Symmetric Multi-Processing(SMP) configurationARM Cortex-R4ARM Cortex-R5ARM Cortex-R7Tightly Coupled Memory 仃CM)Tightly Coupled MemoryLow Latency PeripheralPortAccelerator CoherencyPortMicro Snoop Control Unit(ECU)Tightly Coupled Memory Low Latency Peripheral Port Accelerator Coherency Port Snoop Control Unit (SCU)11-stage superscalar pipeline with out- of-order execution and register renaming and advanced dynamic and static branch prediction with instruction loop buf