組合半加器、全加器及乘法器電路的設(shè)計(jì)

1、組合半加器、全加器及乘法器電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?1)熟悉組合邏輯電路的特點(diǎn)及一般分析方法.(2)學(xué)習(xí)組合半加器電路的功能及測(cè)試.(3)學(xué)習(xí)組合全加器電路的功能及測(cè)試.(4)學(xué)習(xí)兩位組合乘法器電路的功能及測(cè)試.(5)學(xué)習(xí)反相器、與門(mén)、或非門(mén)等集成電路的檢測(cè).(6)提升學(xué)生實(shí)際動(dòng)手操作水平.(7)提升學(xué)生檢查及排除電路故障的水平.(8)增強(qiáng)學(xué)生組合邏輯電路的綜合設(shè)計(jì)和分析水平.二、實(shí)驗(yàn)器材虛擬實(shí)驗(yàn)設(shè)備操作系統(tǒng)為Windows XP的計(jì)算機(jī)1臺(tái)Electronics Workbench Multisim 8.x9.x 電子線路仿真軟件 1套直流電源Vcc1個(gè)邏輯探頭4個(gè) 邏輯開(kāi)關(guān)邏輯分析儀1個(gè)邏輯

2、轉(zhuǎn)換器1個(gè)字信號(hào)發(fā)生器1個(gè)電阻(1KQ , 1/4W)4個(gè)八反相器2個(gè)二輸入端四與門(mén)3個(gè)二輸入端四或門(mén)2個(gè)二輸入端四異或門(mén)1個(gè)實(shí)際工程實(shí)驗(yàn)設(shè)備數(shù)字系統(tǒng)綜合實(shí)驗(yàn)箱1臺(tái)數(shù)字萬(wàn)用表1臺(tái)八反相器2個(gè)二輸入端四與門(mén)3個(gè)二輸入端四或門(mén)2個(gè)二輸入端四異或門(mén)1個(gè)二、實(shí)驗(yàn)原埋及實(shí)驗(yàn)電路組合邏輯電路的一般設(shè)計(jì)步驟：根據(jù)設(shè)計(jì)任務(wù)和要求列出該電路的真 值表,利用卡諾圖等方法從真值表中得到電路輸入與輸出的邏輯函數(shù)(即電路輸入與輸出的邏輯表達(dá)式).根據(jù)給定實(shí)驗(yàn)的元器件,從而得出組合邏輯電路.二輸入端異或門(mén)XOR2的邏輯函數(shù)為Y=AB + AB,其特點(diǎn)是“相同輸 出0,相反輸出1.二輸入端或門(mén)OR的邏輯函數(shù)為Y=A+B,即

3、兩個(gè)輸入端只要有一個(gè)輸 入端為“1,輸出即為“1,只有兩個(gè)輸入端同時(shí)輸入為“ 0,輸出 才為“0.半加器有兩個(gè)輸入端,即被加數(shù) A和加數(shù)B;兩個(gè)輸出端,即A、B之和數(shù)S以及進(jìn)位Co這里用二輸入端四異或門(mén) 74LS86一塊以及二輸入端四與門(mén)74LS08 一塊組成半加器.表9-1為組合半加器的真值 表.表9-1組合半加器電路真值表輸入輸出ABSC0000011010101101組合全加器電路有三個(gè)輸入端,即被加數(shù) A,加數(shù)B,低位向本位的 進(jìn)位數(shù)C.；兩個(gè)輸出端即A、B、C.之和數(shù)S以及進(jìn)位Co這里用二 輸入端四異或門(mén)74LS86一塊、二輸入端四與門(mén)74LS08一塊、二輸 入端四或門(mén)74LS32一

4、塊組成組合全加器電路.表 9-2為組合全加器電路的真值表表9-2組合全加器電路真值表輸入輸出ABC0SC0000000110010100110110010101011100111111兩位乘兩位組合乘法器電路有四個(gè)輸入端,即被乘數(shù)A、B和乘數(shù)CD;四個(gè)輸出端即Q、D、D、Dbo表9-3為兩位乘兩位組合乘法器電 路的真值表.表9-3兩位乘兩位組合乘法器電路真值表輸入輸出ABCDD3D2DD000000000000100000010000000110000010000000101000101100010011100111000000010010010101001001011011011000000

5、110100111110011011111001四、實(shí)驗(yàn)步驟1、組合半加器電路的設(shè)計(jì).1根據(jù)自己設(shè)計(jì)的電路,從元件庫(kù)中調(diào)出各個(gè)元器件,放在電子工作平臺(tái)上,輸入采用上下電平邏輯開(kāi)關(guān)或接字信號(hào)發(fā)生器,輸出采用邏輯探頭或發(fā)光二極管或邏輯分析儀.畫(huà)原理圖時(shí)應(yīng)注意 元器件在電子工作平臺(tái)的布局要合理,疏密適當(dāng),輸入輸出關(guān)系清楚, 而且原理圖應(yīng)比擬美觀.(2)電路仿真.單擊仿真開(kāi)關(guān),進(jìn)行仿真分析.通過(guò)邏輯開(kāi)關(guān)在電 路電路輸入端加上“ 0或“1,根據(jù)邏輯探頭的明暗變化(邏輯探 頭亮?xí)r輸出為“1,暗時(shí)輸出為“ 0),驗(yàn)證電路真值表的正確性.(或設(shè)置好字信號(hào)發(fā)生器,單擊仿真開(kāi)關(guān),根據(jù)邏輯分析儀顯示的結(jié) 果驗(yàn)證電路真值表的正確性.)2、組合全加器電路的設(shè)計(jì).(同實(shí)驗(yàn)步驟1)3、兩位乘兩位組合乘法器電路的設(shè)計(jì).(同實(shí)驗(yàn)步驟1)五、思考題(1)寫(xiě)出組合半加器電路的設(shè)計(jì)原理,實(shí)驗(yàn)實(shí)施的過(guò)程及實(shí)驗(yàn)的結(jié) 果.畫(huà)出輸入與輸出的波形圖,并畫(huà)出實(shí)驗(yàn)原理圖.(2)寫(xiě)出組合全加器電路的設(shè)計(jì)原理,實(shí)驗(yàn)實(shí)施的過(guò)程及實(shí)驗(yàn)的結(jié)果.畫(huà)出輸入與輸出的波形圖,并畫(huà)出實(shí)驗(yàn)原理圖.(3)寫(xiě)出兩位乘兩位組合乘法器的設(shè)計(jì)原理,實(shí)驗(yàn)實(shí)施過(guò)程及實(shí)驗(yàn) 的結(jié)果.