PCB設(shè)計(jì)中降低開關(guān)噪聲方法詳述_第1頁
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文檔簡介

1、PCB設(shè)計(jì)中降低開關(guān)噪聲方法詳述并沒有很多方法可以快速地對它的值進(jìn)行評(píng)估。只有對封裝和電源分配系統(tǒng)進(jìn)行仔細(xì)的檢查和詳細(xì)的仿真才能得出一個(gè)較為合理結(jié)果。因?yàn)橛绊慡SN 的因素實(shí)在是太多了,所以不可能要求得到一個(gè)精確的答案,而且要評(píng)估的幾何體都是自然的三維結(jié)構(gòu),很大程度上還取決于單個(gè)芯片的封裝(或者連接器)和管腳分布。由于這個(gè)問題的困難度,所以建議對SSN 的估算最好是通過仿真和測量的雙重途徑。而對于這種噪聲源的控制,也只能遵循一些通用的規(guī)則。根據(jù)同步開關(guān)噪聲的產(chǎn)生原因,我們可以從去耦電容的放置,驅(qū)動(dòng)級(jí),以及芯片封裝等主要幾個(gè)方面討論如何在設(shè)計(jì)中減小SSN,并分別對其進(jìn)行仿真比較。在實(shí)際設(shè)計(jì)中,經(jīng)

2、常加去耦電容于PCB 和MCM 系統(tǒng)抑制同步開關(guān)噪聲。理論上若去耦電容足夠大并靠近有源電路,則可消除SSN噪聲,如圖所示。但電容本身和通孔、電源板都有寄生電感,如果所有的電感之和遠(yuǎn)大于實(shí)際電源總線的電感,則不管去耦電容多大,也沒有去耦效果. 如兩電感值相等,則即使加更大的電容,去耦效率也僅為一半或更低。不同去耦電容下的同步開關(guān)噪聲因此,為了有效地抑制同步開關(guān)噪聲, 傾向使用自激頻率比較高、高Q 值的中等電容(約110nF)分布于整個(gè)模塊(因?yàn)榇蟊砻娣庋b電容(如100nF)通常寄生電感大)。在電路設(shè)計(jì)中可通過在芯片內(nèi)部加去耦電容(即在GNDINT與VDDINT之間加去耦電容)的辦法減小SSN的作

3、用,如圖所示:去耦電容降噪聲電路利用軟件對SSN進(jìn)行具體分析時(shí),可以構(gòu)建圖電路模型結(jié)構(gòu)進(jìn)行Spice仿真。驅(qū)動(dòng)端的輸出緩沖器的詳細(xì)模型可以如圖所示:輸出緩沖器建模對一般模型進(jìn)行具體仿真分析,將三條信號(hào)線其中一條為開關(guān)狀態(tài)(高電平為3.3V,低電平0V),另外兩條分別保持高電平和低電平,負(fù)載用25pF的電容模擬。 上圖為仿真的結(jié)果,其中橫坐標(biāo)表示時(shí)間(單位;ns),縱坐標(biāo)表示電壓(單位:V):(a)為有狀態(tài)切換的信號(hào)線負(fù)載端電壓波形;(b)為片內(nèi)驅(qū)動(dòng)器獲得的供電電壓波形;(c)為保持低電平的驅(qū)動(dòng)器負(fù)載端電壓波形;(d)為保持高電平的驅(qū)動(dòng)器負(fù)載端電壓波形。SSN的仿真結(jié)果各圖中從上到下依次對應(yīng)沒有

4、去耦電容、有0.11F片外去耦電容、有l(wèi)0pF片上去耦電容以及片上去耦電容和片外去耦電容同時(shí)存在時(shí)的情況。從圖(a)可以看出,沒有去耦電容時(shí),電壓波形存在過沖和輕微的振鈴,加入片外去耦電容后波形變得十分理想,說明這些效應(yīng)都是由電源供電電感造成的。片上去耦電容的使用抑制了過沖,但是卻出現(xiàn)了高頻振蕩,這是片上去耦電容和封裝電感相互作用的結(jié)果,而同時(shí)使用片外和片上去耦電容可以獲得非常干凈的波形。圖(b)說明沒有去耦電容時(shí)片內(nèi)驅(qū)動(dòng)器獲得的電壓圍繞3.3V有較大的波動(dòng),使用片外去耦電容減小了這個(gè)波動(dòng),但沒有完全消除,因?yàn)榉庋b電感也引入噪聲,而片上去耦電容的使用幾乎完全消滅了軌道塌陷噪聲,這時(shí)再增加片外去

5、耦電容己經(jīng)看不到明顯的效果。值得一提的是片外去藕電容的容量為片上去耦電容的一千倍,但是在這里使用的效果卻不如后者。從圖(c)可以發(fā)現(xiàn),沒有使用去耦電容時(shí),保持低電平的驅(qū)動(dòng)器負(fù)載端電壓波動(dòng)約為±0.1V,這個(gè)電壓雖然不足以導(dǎo)致接收器的誤觸發(fā),但是這只是單個(gè)驅(qū)動(dòng)器開關(guān)的情況,如果成百上千個(gè)驅(qū)動(dòng)器同時(shí)開關(guān),電壓波動(dòng)將導(dǎo)致接收器對信號(hào)的錯(cuò)誤接收;單獨(dú)使用片外或片上去耦電容都可以少量減小這個(gè)影響,但在這兩者同時(shí)使用時(shí)才能獲得最好抑制效果。圖(d)和上述情況相似,沒有去耦電容時(shí),保持高電平的驅(qū)動(dòng)器負(fù)載端電壓波動(dòng)約為±0.3V,片外和片上去耦電容都能起到一定作用,而同時(shí)使用這兩者時(shí)得到的

6、波形最為理想。通過上述比較就可以看出使用去耦電容在減小SSN方面的作用,而且這也是很容易實(shí)現(xiàn)的,實(shí)際的數(shù)字系統(tǒng)設(shè)計(jì)中其應(yīng)用也很普遍的。需要注意的是芯片內(nèi)去耦電容不能夠減小MCM或PCB上電源網(wǎng)絡(luò)的開關(guān)噪聲,因?yàn)镸CM或PCB上的回路電流不通過芯片內(nèi)去耦電容。2.旁路電容的放置在高速PCB設(shè)計(jì)中,在電源管腳附近放置濾波電容就是為了消除電源擾動(dòng)以及地彈噪聲。設(shè)計(jì)者應(yīng)該盡可能的選擇寄生電感小的旁路電容并合理的將其放置在PCB中。下面簡要討論一下器件電源管腳旁路電容的放置。下圖分析了電容的四種放置方式:最優(yōu)旁路電容的放置電源濾波電容的放置位置如圖所示為旁路電容的一種放置方式。將芯片的地管腳直接通過一個(gè)

7、低阻抗的過孔D(一般過孔的寄生電感約為12nH)連接到地平面上,這樣芯片地管腳上的地彈噪聲將通過過孔流入到地平面上,抑制了地彈噪聲對芯片的影響。芯片的電源管腳通過一小段傳輸線(通常約為5080mil長,寄生電感約為11.6nH)連接到電容的電源盤墊上,電容的電源盤墊和地盤墊直接通過過孔連接到電源平面和地平面上,這樣電源管腳到地平面之間也將有一條低阻抗的通路,有效的克服了電源管腳上的電源噪聲對芯片的影響。同時(shí)旁路電容附近的電源層上的噪聲也將通過過孔B、旁路電容、過孔C這樣一條低阻抗通道流入到地平面上,這樣的放置方式有效的抑制了噪聲對芯片以及電源和其他系統(tǒng)的影響。如圖 (b)所示,將過孔B放在電容

8、電源管腳和芯片電源管腳之間,這樣將增加通路A的環(huán)路電感,當(dāng)電容和芯片不是位于同一層時(shí),一般采用這種方式。如圖 (c)所示,將電容電源管腳處的電源過孔B改打到接近芯片電源管腳A處,這種放置方式類似于上述第二種放置方式,將導(dǎo)致環(huán)路電感的增加,此方式應(yīng)避免。如圖 (d)所示去掉電容電源管腳和芯片電源管腳之間的傳輸線,而將芯片電源電容電源管腳和芯片電源管腳之間通過大的電源平面連接到一起,這樣通路A 包括:兩個(gè)過孔、一個(gè)電源平面、一個(gè)電容,也同樣增加了環(huán)路的電感,而且噪聲將對電源平面帶來不可預(yù)知的影響,另外還增加了過孔的數(shù)量,減少了板子上的布線面積。此方式也應(yīng)盡量避免。從驅(qū)動(dòng)的角度考慮,我們設(shè)計(jì)了一個(gè)具

9、體的降噪電路,如圖所示,這個(gè)電路在原來模型電路的基礎(chǔ)上多加一級(jí)驅(qū)動(dòng),它可以有效地延長電壓的上升和下降時(shí)間。左邊的邏輯電路有兩個(gè)作用,既可以作為后一級(jí)驅(qū)動(dòng)器的驅(qū)動(dòng)源,保證電路的功能,又可以在不影響電路功能速度的前提下,調(diào)整前級(jí)驅(qū)動(dòng)的器件尺寸,使到達(dá)P管和N管的開關(guān)時(shí)間盡可能的長,減少電流的變化量,降低同步開關(guān)噪聲。但該電路增加了一些器件,相應(yīng)地會(huì)加大芯片面積??山档碗娏髯兓实母倪M(jìn)電路對所設(shè)計(jì)的降噪電路和模型電路進(jìn)行HSPICE仿真,仿真結(jié)果如圖所示,仿真結(jié)果表明普通模型電路產(chǎn)生的噪聲電壓最大值為2.28V,而改進(jìn)電路的最大噪聲電壓僅為0.416V,很明顯采用二級(jí)驅(qū)動(dòng)的電路有良好的降噪效果。降噪

10、效果對比由分析可知,不論是地彈噪聲還是電源噪聲,都是由直通電流和充/放電電流產(chǎn)生??刹扇∠热コ蓖娏髟俳档洼敵黾?jí)的電壓變化率的方法減小同步開關(guān)噪聲,并通過時(shí)序控制邏輯電路和可控電壓變化率電路來實(shí)現(xiàn)。具體實(shí)現(xiàn)電路如下:設(shè)計(jì)原理框圖上圖是設(shè)計(jì)原理框圖。其中,VIN是信號(hào)輸入端,EN0是時(shí)序控制邏輯電路的使能端,CONP和CONN是時(shí)序控制邏輯電路輸出,EN1是可控電壓變化率電路的使能端,VINP和VINN 為可控電壓變化率電路的輸出,VOUT是信號(hào)輸出端。下面從時(shí)序控制邏輯電路和可控電壓變化率電路兩方面來討論在信號(hào)的輸入前端加入附加電路的角度來減小SSN。(1) 時(shí)序控制邏輯電路去除直通電流。方

11、法是將輸出級(jí)的NMOS 和PMOS 兩個(gè)管子的柵級(jí)不連在一起,并確保NMOS和PMOS 的各自開關(guān)時(shí)間不一致,使它們不同時(shí)導(dǎo)通。圖6.30虛線框內(nèi)是一個(gè)具體的時(shí)序控制邏輯電路。時(shí)序控制邏輯電路假設(shè)此電路的初始狀態(tài)是輸入端VIN為高電平,使能端EN0是高電平。當(dāng)輸入端VIN從高電平轉(zhuǎn)換到低電平時(shí),與非門NAND1 將改變狀態(tài),如圖所示,CONP端也將從低電平轉(zhuǎn)換到高電平。所以直到CONP端的電壓升到很高時(shí),反饋反相器INV1才會(huì)翻轉(zhuǎn)成低電平。這樣就增加了CONP端轉(zhuǎn)換和CONN 端轉(zhuǎn)換之間的延時(shí)DELAY1。延時(shí)DELAY1 的作用是為了在MN管導(dǎo)通之前先使MP管截止。同理,若電路初始狀態(tài)是輸入

12、端VIN為低電平,使能端EN0為高電平。當(dāng)輸入端VIN從低電平轉(zhuǎn)換到高電平時(shí),或非門NOR1將改變狀態(tài),如圖所示,CONN端也將從高電平轉(zhuǎn)換到低電平。所以直到CONN端的電壓降到很低時(shí),反饋反相器INV2才會(huì)翻轉(zhuǎn)成高電平。這樣就增加了CONN端轉(zhuǎn)換和CONP端轉(zhuǎn)換之間的延時(shí)DELAY2。延時(shí)DELAY2的作用是為了在MP管導(dǎo)通之前先使MN管截止。在上述兩個(gè)過程中, MN管和MP管不能同時(shí)導(dǎo)通,達(dá)到了去除直通電流目的。注:設(shè)計(jì)反饋反相器INV1時(shí),使它的閾值電壓遠(yuǎn)遠(yuǎn)大于電源電壓的一半(Vm>>VDD/2)設(shè)計(jì)反饋反相器INV2時(shí),使它的閾值電壓遠(yuǎn)遠(yuǎn)小于電源電壓的一半(Vm<&l

13、t;VDD/2)(從上至下依次為) Vin Vconn Vconp Imn Imp時(shí)序控制電路的波形圖(2)可控電壓變化率電路為了降低充/放電電流引起的噪聲,必須要減小充/放電電流的變化率(di/dt)。一般說來,降低輸出級(jí)的電壓變化率(dv/dt)可以減少充/放電電流的變化率。對于輸出級(jí)的電壓變化率,可以通過控制前級(jí)驅(qū)動(dòng)的驅(qū)動(dòng)電流的大小來控制它。圖中大虛線框內(nèi)是一個(gè)具體的可控電壓變化率電路;其中,小虛線框內(nèi)的PART1是用來控制充電電流,而小虛線框內(nèi)的PART2則用來控制放電電流。圖6.32 可控電壓變化率電路在圖中,CONN端和CONP端是由時(shí)序控制邏輯電路產(chǎn)生的,它們有不同的時(shí)序,以此來

14、控制MP管和MN管不同時(shí)導(dǎo)通,避免了直通電流的產(chǎn)生。在PART1 中,可以選擇M5、M7、M8 提供不同大小的驅(qū)動(dòng)電流來驅(qū)動(dòng)MN管,使得驅(qū)動(dòng)MN 管的電壓變化率不同,也就引起了不同大小的噪聲電壓。假設(shè)CONN端為高電平,當(dāng)EN1為低電平,則M8導(dǎo)通,這時(shí)有較大的電流來驅(qū)動(dòng)MN管,驅(qū)動(dòng)MN 管的電壓變化率大,VOUT 端以較快的速度降到低電平,這就產(chǎn)生了較大的噪聲電壓;在保證電路速度的前提下,讓EN1為高電平,則M8 截止,M7 和M8 支路沒有電流,這時(shí)只會(huì)有較小的電流來驅(qū)動(dòng)MN管,驅(qū)動(dòng)MN管的電壓變化率小,VOUT端以較慢的速度降到低電平,這就產(chǎn)生了較小的噪聲電壓。圖6.33 噪聲電壓波形圖

15、同理,在PART2中,可以通過使能端EN1 控制M3 和M4 來調(diào)節(jié)驅(qū)動(dòng)MP管的電流,使之驅(qū)動(dòng)MP管的電壓變化率不同,達(dá)到了降低噪聲電壓的目的。上圖所示為使能端EN1為高電平和低電平時(shí),噪聲電壓的比較。其中,V(ngnd)是地噪聲;V(nvdd)是電源噪聲。在實(shí)際應(yīng)用中,設(shè)計(jì)者應(yīng)該權(quán)衡考慮驅(qū)動(dòng)速度和噪聲。在保證電路性能的前提下,盡可能地降低輸出級(jí)的電壓變化率,從而減小噪聲電壓。在高速數(shù)字系統(tǒng)中,芯片采用不同的封裝對同步開關(guān)噪聲有很大的影響。在下面我們將討論封裝對數(shù)字系統(tǒng)究竟有多大影響,從而采取措施來控制SSN。1.封裝形式的簡單介紹所謂封裝形式是指安裝半導(dǎo)體集成電路芯片用的外殼。它不僅起著安裝

16、、固定、密封、保護(hù)芯片及增強(qiáng)電熱性能等方面的作用,而且還通過芯片上的接點(diǎn)用導(dǎo)線連接到封裝外殼的引腳上,這些引腳又通過 PCB 上的導(dǎo)線與其他器件相連接。傳統(tǒng)模式,電子系統(tǒng)是通過將芯片在印刷電路板進(jìn)行連接而裝配的。圖6.34 a和b顯示的是傳統(tǒng)的插裝和表面安裝PCB裝配工藝。例如BGA,F(xiàn)lex-TAB,CSP封裝工藝現(xiàn)在也已經(jīng)被發(fā)展;分別如圖6.34 c和d所示。高速和高性能系統(tǒng)也能應(yīng)用MCM技術(shù),TAB 或flip-chip如圖6.34 e所示。a 插入 b 表面安裝c 球形珊格排列(BGA) d Flex TAB和芯片尺寸封裝e 多芯片組件方便而又先進(jìn)的封裝和裝配工藝2.等效電感衡量SSN

17、快速變化的電流流過封裝、插座和連接器時(shí)產(chǎn)生的同步開關(guān)噪聲可以用下式表示:其中Leff為電流流過路徑上的等效電感,它隨路徑的改變而改變。Leff包含三個(gè)部分:On-chip開關(guān)時(shí)輸出的回路等效電感Leff,PG,路徑是由電源和地引腳構(gòu)成的環(huán)路;所有Off-chip驅(qū)動(dòng)從低電平0到高電平1開關(guān)輸出的回路等效電感Leff,LH;所有Off-chip驅(qū)動(dòng)從高電平1切換到低電平0開關(guān)輸出的回路等效電感Leff,HL。通常片內(nèi)驅(qū)動(dòng)器開關(guān)時(shí)的等效電感是非常小的,而片外驅(qū)動(dòng)器開關(guān)時(shí)的等效電感相對較大且不對稱,因?yàn)榈匾_一般要比電源引腳多。片外與會(huì)隨著片外驅(qū)動(dòng)器同時(shí)開關(guān)的數(shù)目和方向而變化,如果一些驅(qū)動(dòng)器發(fā)生低電

18、平0到高電平1的狀態(tài)轉(zhuǎn)換,而另外一些則是由高電平1切換到低電平0,那么兩者產(chǎn)生的噪聲電壓就會(huì)呈現(xiàn)抵消的趨勢,最壞的情況發(fā)生在所有同步開關(guān)狀態(tài)都一致的情況。如果我們將封裝所有的電源和地電感以及信號(hào)線電感和它們之間的互感組合起來,就可以形成下面的矩陣: 其中Ls表示所有信號(hào)引腳的自感,Lp表示總電源電感,Lg表示總的地電感,那么片內(nèi)驅(qū)動(dòng)器開關(guān)時(shí)的有效電感就可以表示為:片外驅(qū)動(dòng)器發(fā)生低電平到高電平和高電平到低電平轉(zhuǎn)換時(shí)的等效電感分別為: 同步開關(guān)噪聲的產(chǎn)生絕大部分源于芯片封裝問題(此外,還有接插件或連接器),但僅僅是比較芯片封裝管腳本身的寄生電感來判斷高頻封裝的優(yōu)劣沒有太大意義。更有效的方法是通過仿

19、真及測試得到信號(hào)回路等效電感Leff來進(jìn)行比較,通過以上三個(gè)有效電感可以對不同封裝的性能進(jìn)行比較和評(píng)價(jià),Leff越大,就意味著同步開關(guān)噪聲也越大。但有時(shí)候也不是很容易就可以通過Leff看出來的,比如下面表中兩種封裝的等效電感比較,這時(shí)候就要取決于實(shí)際應(yīng)用,看軌道塌陷噪聲和靜態(tài)線噪聲兩者中的哪一個(gè)對系統(tǒng)性能的影響更大了:兩種封裝的等效電感比較以及應(yīng)用比較L(On-chip switch)L(Off-chip switch)L(Off-chip switch)封裝10.08nH0.3nH0.25nH封裝20.1nH0.25nH0.25nH評(píng)注因?yàn)長eff,PG1< Leff,PG2,封裝A將

20、產(chǎn)生較小的軌道塌陷噪聲;因?yàn)長eff,LH2< Leff,LH1,當(dāng)片外驅(qū)動(dòng)器發(fā)生0到1的狀態(tài)轉(zhuǎn)換時(shí),封裝B將產(chǎn)生較小的靜態(tài)線噪聲;因?yàn)長eff,LH2= Leff,LH1,當(dāng)片外驅(qū)動(dòng)器發(fā)生1到0的狀態(tài)轉(zhuǎn)換時(shí),兩種封裝將產(chǎn)生相等的靜態(tài)線噪聲。3.封裝和開關(guān)噪聲的關(guān)系如果封裝的等效電感的值知道了,開關(guān)噪聲就可以用QUAD DESIGN XTK 軟件對封裝SPICE (或Direct Solution)進(jìn)行仿真。例如,下圖顯示一個(gè)典型的MCM驅(qū)動(dòng)接收電路模型。它是一個(gè)8mA 1umCMOS緩沖器(大約1ns上升/下降時(shí)間)。Wire bond和BGA都被模型化成集總元件。把MCM在電路板上的網(wǎng)絡(luò)看成傳輸線模型。CMOS輸入被模型化為一個(gè)電容。a 原理圖 b 模型8mA CMOS 驅(qū)動(dòng)的SPICE仿真,5V電壓供應(yīng),10個(gè)驅(qū)動(dòng)同時(shí)開關(guān)(1ns上升/下降時(shí)間)假定十個(gè)這樣的驅(qū)動(dòng)同時(shí)開關(guān),仿真后的波形和SSN曲線如圖所示。做一個(gè)比較,圖顯示當(dāng)Flip-chip封裝(Leff=0.05nH)和通常的BGA封裝(Leff=10nH)被使用時(shí)相應(yīng)的曲線??梢钥闯霈F(xiàn)代封裝技術(shù)對減小SSN的作用。圖a中顯示的噪聲值很明顯超過了5V電壓供應(yīng)的

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