低頻數(shù)字相位測(cè)量?jī)x

1、現(xiàn)代電子學(xué)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)題目： 低頻數(shù)字相位測(cè)量?jī)x 姓 名： 年 級(jí)： 2012級(jí) 指導(dǎo)教師： 完成日期： 2015年10月14日 原創(chuàng)性聲明本人聲明本實(shí)驗(yàn)報(bào)告涉及的電路圖、程序代碼均為自己設(shè)計(jì)，沒有抄襲他人的成果。特此聲明！ 聲明人： 目錄摘要.1一、系統(tǒng)設(shè)計(jì)要求與技術(shù)指標(biāo).2二、方案選擇與可行性論證.22.1總體框架.22.2頻率測(cè)量.22.3相位測(cè)量.3三、系統(tǒng)模塊設(shè)計(jì).33.1信號(hào)整形電路的設(shè)計(jì).33.2 FPGA數(shù)據(jù)采集電路的設(shè)計(jì).5 3.2.1硬件部分.5 3.2.2精度分析.5 3.2.3軟件部分.53.3、單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì).6 3.3.1硬件部分.6 3.3.2軟件部

2、分 .7 3.4、數(shù)據(jù)顯示電路的設(shè)計(jì).10 3.4.1顯示部分設(shè)計(jì)方案 .10 3.4.2數(shù)據(jù)顯示電路.104、 參考資料.12附錄.13主要器件介紹.13FPGA數(shù)據(jù)采集程序 .15硬件電路圖.21低頻數(shù)字式相位測(cè)量?jī)x的設(shè)計(jì)摘要：基于過零檢測(cè)法原理，以單片機(jī)89C51和可編程邏輯器件CPLD為核心，從數(shù)據(jù)采集數(shù)據(jù)運(yùn)算控制、顯示等電路功能電路設(shè)計(jì)，實(shí)現(xiàn)了一個(gè)低頻數(shù)字式相位測(cè)量?jī)x系統(tǒng)。在此過程中，采用MCU與FPGA相結(jié)合的方案，將軟件部分為數(shù)據(jù)采集、運(yùn)算、控制和單片機(jī)控制顯示兩部分，充分發(fā)揮單片機(jī)具有的控制、運(yùn)算能力強(qiáng)，F(xiàn)PGA數(shù)據(jù)采集速度快的特點(diǎn)來對(duì)實(shí)現(xiàn)各個(gè)模塊功能進(jìn)行程序設(shè)計(jì)，同時(shí)還對(duì)相關(guān)

3、程序進(jìn)行調(diào)試和仿真，驗(yàn)證了其可行性，使其性能接近最優(yōu)。而對(duì)硬件電路設(shè)計(jì)包括采用施密特觸發(fā)器組成的整形電路、顯示電路、FPGA芯片及單片機(jī)外圍電路等，實(shí)現(xiàn)了對(duì)頻率信號(hào)頻率、相位差的顯示，同時(shí)配合系統(tǒng)完成數(shù)據(jù)采集、運(yùn)算、控制等功能。在上述基礎(chǔ)上，本文還對(duì)有關(guān)頻率信號(hào)的頻率、相位測(cè)量技術(shù)及理論進(jìn)行了研究和分析，對(duì)FPGA可編程芯片、單片機(jī)控制等的運(yùn)用進(jìn)行了學(xué)習(xí)，從而為課題研究奠定了理論基礎(chǔ)。關(guān)鍵字： 數(shù)據(jù)采集；單片機(jī)；FPGA；頻率；相位差；20一、系統(tǒng)設(shè)計(jì)要求與技術(shù)指標(biāo)設(shè)計(jì)并制作一個(gè)低頻數(shù)字相位測(cè)量?jī)x，其設(shè)計(jì)要求如下：(1) 頻率范圍：20 Hz20 kHz。(2) 相位測(cè)量?jī)x的輸入阻抗100 k

4、。(3) 允許兩路輸入正弦信號(hào)峰-峰值可分別在15 V范圍內(nèi)變化。(4) 相位測(cè)量絕對(duì)誤差2。 (5) 具有頻率測(cè)量及數(shù)字顯示功能。(6) 相位差數(shù)字顯示：相位讀數(shù)為0359.9，分辨力為0.1。二、方案選擇與可行性論證2.1、總體框架根據(jù)系統(tǒng)的設(shè)計(jì)要求，本系統(tǒng)可分為三大基本組成部分：數(shù)據(jù)采集電路、數(shù)據(jù)運(yùn)算控制電路和數(shù)據(jù)顯示電路?？紤]到FPGA/CPLD具有集成度高，I/O資源豐富，穩(wěn)定可靠，可現(xiàn)場(chǎng)在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)擬用FPGA/CPLD和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測(cè)控主體。FPGA主要負(fù)責(zé)測(cè)量?jī)蓚€(gè)同頻待測(cè)正弦信號(hào)的頻率和相位差所對(duì)應(yīng)的時(shí)間差。單

5、片機(jī)則負(fù)責(zé)讀取FPGA測(cè)量到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)正弦信號(hào)的頻率及兩路同頻正弦信號(hào)之間的相位差，同時(shí)通過功能鍵切換顯示出待測(cè)信號(hào)的頻率和相位差。同時(shí)，由于FPGA對(duì)脈沖信號(hào)比較敏感，而被測(cè)信號(hào)是周期相同，相位不同的兩路正弦波信號(hào)，為了準(zhǔn)確地測(cè)出兩路正弦波信號(hào)的相位差及其頻率，我們需要對(duì)輸入波形進(jìn)行整形，使正弦波變成方波信號(hào)，并輸入FPGA進(jìn)行處理。綜上所述，這個(gè)系統(tǒng)的總體原理框圖如圖2.1所示。 圖2.1系統(tǒng)原理框圖根據(jù)題目要求，主要任務(wù)是頻率和相位測(cè)量，幾種測(cè)量方案比較如下：2.2、頻率測(cè)量方案一：計(jì)數(shù)式直接測(cè)頻法這是指在一定的時(shí)間間隔T內(nèi)，對(duì)輸入的周期信號(hào)脈沖計(jì)數(shù)為:N，則信號(hào)的頻

6、率為fx= N /T。方案二：測(cè)周法設(shè)信號(hào)周期為Tx，由晶體振蕩器（或經(jīng)分頻電路）輸出時(shí)標(biāo)為Ts的脈沖，將Tx與時(shí)標(biāo)Ts進(jìn)行比較，若在Tx期間脈沖技術(shù)值為N，則Tx=NTs。綜合考慮量化誤差與標(biāo)準(zhǔn)誤差得出：測(cè)量低頻時(shí)不宜采用直接測(cè)頻方法，宜采用測(cè)低頻信號(hào)的周期再換算成被測(cè)信號(hào)的頻率，從而提高測(cè)量的精確度。為了提高測(cè)量準(zhǔn)確度，把被測(cè)信號(hào)經(jīng)過幾級(jí)10分頻電路，使周期擴(kuò)大10,100,1000倍等，主門開放時(shí)間及脈沖數(shù)N均增長(zhǎng)同樣倍數(shù)，再通過內(nèi)部電路自動(dòng)移動(dòng)小數(shù)點(diǎn)位置，使顯示的數(shù)值為被測(cè)信號(hào)的一個(gè)周期所對(duì)應(yīng)的時(shí)間。利用這種“周期倍乘”的方法可以減少1誤差，從而提高了測(cè)量的準(zhǔn)確度。2.3、相位測(cè)量我們

7、采用直讀式數(shù)字相位計(jì)，其基本原理是基于時(shí)間間隔測(cè)量法，通過相位-時(shí)間轉(zhuǎn)換器，將相位差的兩個(gè)信號(hào)（分別稱參考信號(hào)和被測(cè)信號(hào)）轉(zhuǎn)換成一定的時(shí)間間隔的起始和停止脈沖。相位測(cè)量方案通常分為三種。方案一：將被測(cè)的兩路正弦波信號(hào)經(jīng)過波形整形為方波信號(hào)，利用異或門電路進(jìn)行鑒相處理，將得到的脈沖序列經(jīng)過RC平滑濾波取出其直流分量，該直流電平的幅值與兩路信號(hào)的相位差成正比，將此信號(hào)送入A/D轉(zhuǎn)換器由單片機(jī)進(jìn)行運(yùn)算處理從而計(jì)算出相位差值。方案二：采用脈沖填充計(jì)數(shù)法，將正弦信號(hào)經(jīng)波形整形稱為方波信號(hào)，其前后沿分別對(duì)應(yīng)于正弦波的正相過零點(diǎn)與負(fù)相過零點(diǎn)，對(duì)兩路方波信號(hào)進(jìn)行異或操作之后輸出脈沖序列的脈寬可以反映兩列信號(hào)的

8、相位差， 以輸入信號(hào)所整成的方波信號(hào)作為基頻，經(jīng)鎖相環(huán)倍頻得到的高頻脈沖作為閘門電路的計(jì)數(shù)脈沖，由單片機(jī)對(duì)獲取的計(jì)數(shù)值進(jìn)行處理得到兩路信號(hào)的相位差。方案三：將兩路被測(cè)正弦波信號(hào)整成方波信號(hào)，在一路信號(hào)的上升沿來時(shí)鑒相部分同方案二,將兩路方波信號(hào)異或后與品振的基準(zhǔn)頻率進(jìn)行與操作，得到一系列的高頻窄脈沖序列。通過兩片計(jì)數(shù)器同時(shí)對(duì)該脈沖序列進(jìn)行計(jì)數(shù)，一路方波信號(hào)送入單片機(jī)外部中斷口，作為控制信號(hào)控制兩片計(jì)數(shù)器，得到的兩路技數(shù)值送入單片機(jī)進(jìn)行處理得到相位差值。對(duì)以上三種方案進(jìn)行比較，方案一在低頻段時(shí)，RC濾波電路的輸出波動(dòng)很大，難以達(dá)到要求的相位精度，而方案二在所測(cè)頻率較高時(shí)，受鎖相環(huán)工作頻率等參數(shù)的

9、影響會(huì)造成相位差測(cè)量的誤差，極大地影響測(cè)量的精度，采用方案三由高精度的晶振產(chǎn)生穩(wěn)定的基準(zhǔn)頻率，可以滿足系統(tǒng)高精度、高穩(wěn)定度的要求。三、系統(tǒng)模塊設(shè)計(jì)3.1、信號(hào)整形電路的設(shè)計(jì)方案一：最簡(jiǎn)單的信號(hào)整形電路就是一個(gè)單門限電壓比較器(如圖3.11所示)，當(dāng)輸入信號(hào)每通過一次零時(shí)觸發(fā)器的輸出就要產(chǎn)生一次突然的變化。當(dāng)輸入正弦波時(shí)，每過一次零，比較器的輸出端將產(chǎn)生一次電壓跳變，它的正負(fù)向幅度均受到供電電源的限制，因此輸出電壓波形是具有正負(fù)極性的方波，這樣就完成了電壓波形的整形工作。 圖3.11 采用單門限觸發(fā)器的整形電路方案二：使用施密特觸發(fā)器組成的整形電路。施密特觸發(fā)器在單門限電壓比較器的基礎(chǔ)上引入了正

10、反饋網(wǎng)絡(luò)。由于正反饋的作用，它的門限電壓隨著輸出電壓Uo的變化而改變，因此提高了抗干擾能力。本系統(tǒng)中我們使用兩個(gè)施密特觸發(fā)器對(duì)兩路信號(hào)進(jìn)行整形，電路圖如圖3.12所示。圖3.12 采用施密特觸發(fā)器的整形電路方案比較：為了避免過零點(diǎn)多次觸發(fā)的現(xiàn)象，提高抗干擾能力，減少計(jì)數(shù)誤差，故采用方案二電路。圖中，R2和R6均為上拉電阻，可選10K。通過調(diào)節(jié)電位器RV1，使得兩個(gè)施密特觸發(fā)器的門限電平相等。3.2、FPGA數(shù)據(jù)采集電路的設(shè)計(jì)FPGA數(shù)據(jù)采集電路的功能就是實(shí)現(xiàn)將待測(cè)正弦信號(hào)的周期、相位差轉(zhuǎn)變?yōu)?9位的數(shù)字量。FPGA數(shù)據(jù)采集的硬件電路我們可采用FPGA下載板來實(shí)現(xiàn)，該下載板包含F(xiàn)PGA芯片、下載

11、電路和配置存儲(chǔ)器，其電路結(jié)構(gòu)可參見對(duì)應(yīng)的FPGA下載板說明書。本電路主要是進(jìn)行FPGA的硬件描述語(yǔ)言(HDL)程序設(shè)計(jì)。 3.2.1、硬件部分：根據(jù)系統(tǒng)的總體設(shè)計(jì)方案，F(xiàn)PGA數(shù)據(jù)采集電路的輸入信號(hào)有：CLK系統(tǒng)工作用時(shí)鐘信號(hào)輸入端；CLKAA，CLKBB兩路被測(cè)信號(hào)輸入端；EN單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號(hào)，在EN的上升沿，F(xiàn)PGA向單片機(jī)傳送數(shù)據(jù)；RSEL單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng)RSEL=0時(shí)，F(xiàn)PGA向單片機(jī)傳送被測(cè)信號(hào)頻率數(shù)據(jù)，當(dāng)RSEL=1時(shí)，F(xiàn)PGA向單片機(jī)傳送被測(cè)信號(hào)相位差數(shù)據(jù)。FPGA數(shù)據(jù)采集電路的輸出信號(hào)有：DATA18.0FPGA到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào)E

12、N和RSEL控制。 3.2.2、精度分析 本數(shù)字式相位測(cè)量?jī)x的要求是測(cè)試并顯示輸入信號(hào)頻率范圍在20Hz20KHz,測(cè)試并顯示a、b的相位差，相位差的變化范圍為=0，相位差的顯示分辨力為，要求測(cè)量相位的絕對(duì)誤差，由此可知： 由以上分析可知，要保證系統(tǒng)要求的精度，必須采用低于1/0.27us=3.7MHz的采集速度對(duì)信號(hào)周期進(jìn)行計(jì)數(shù)，為進(jìn)一步提高測(cè)量精度，同時(shí)便于計(jì)算，我們采用了10MHz方波信號(hào)作為FPGA數(shù)據(jù)采樣信號(hào)，F(xiàn)PGA在10MHz時(shí)鐘信號(hào)作用下對(duì)待測(cè)信號(hào)周期計(jì)數(shù)，并對(duì)兩個(gè)同頻正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到19位數(shù)字量的物理單位是0.1us.本設(shè)計(jì)采用20MHz的高頻

13、晶體振蕩源，由FPGA內(nèi)部的分頻模塊對(duì)20MHz信號(hào)進(jìn)行二分頻，得到10MHz的數(shù)據(jù)采樣信號(hào)，其采樣周期0.1us。為了實(shí)現(xiàn)中低頻測(cè)量精度的要求，我們可采用10MHz的信號(hào)來循環(huán)計(jì)數(shù)被測(cè)信號(hào)的周期和兩個(gè)同頻正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差值，時(shí)間單位為0.1us。也就是說，計(jì)數(shù)周期和相位差所對(duì)應(yīng)的時(shí)間差值的精度是0.1us。20KHz時(shí)達(dá)到10KHz,可以實(shí)現(xiàn)高頻多測(cè)量，低頻少測(cè)量的效果，時(shí)間計(jì)數(shù)準(zhǔn)確可靠，為后面單片機(jī)的數(shù)據(jù)處理提供了穩(wěn)定、可靠的數(shù)據(jù)源。3.2.3、軟件部分：根據(jù)以上設(shè)計(jì)思想及精度要求，F(xiàn)PGA數(shù)據(jù)測(cè)量電路可設(shè)計(jì)成五個(gè)模塊：時(shí)鐘信號(hào)分頻模塊FPQ，作用是：將輸入的20MHz的信號(hào)

14、分頻成10MHz的測(cè)控基準(zhǔn)時(shí)鐘信號(hào)CLKF。測(cè)量控制信號(hào)發(fā)生模塊KZXH，作用是：根據(jù)兩路被測(cè)信號(hào)整形后的方波信號(hào)CLKAA和CLKBB，產(chǎn)生有關(guān)測(cè)控信號(hào)，包括時(shí)間檢測(cè)使能信號(hào)ENA，時(shí)間檢測(cè)清零信號(hào)CLRA，鎖存頻率數(shù)據(jù)控制信號(hào)LOADA，鎖存兩路被測(cè)信號(hào)相位差數(shù)據(jù)控制信號(hào)CLB。被測(cè)信號(hào)頻率和相位差數(shù)據(jù)檢測(cè)模塊SJJC，作用是：在控制信號(hào)ENA和CLRA的控制下，對(duì)測(cè)控基準(zhǔn)時(shí)鐘信號(hào)CLKF進(jìn)行計(jì)數(shù)和清零，以便獲取有關(guān)頻率和相位差數(shù)據(jù)。數(shù)據(jù)鎖存模塊SJSC，作用是：在LOADA的上升沿將頻率數(shù)據(jù)鎖存在DATAA中，在CLB的下降沿時(shí)將相位差數(shù)據(jù)存在DATAB中，輸出選擇模塊SCXZ，作用是：

15、根據(jù)單片機(jī)發(fā)出的控制信號(hào)傳送使能信號(hào)EN和輸出數(shù)據(jù)類型選擇信號(hào)RSEL，將被測(cè)信號(hào)頻率數(shù)據(jù)或相位差數(shù)據(jù)輸出。圖3.2.3 頂層設(shè)計(jì)模塊3.3、單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì)單片機(jī)數(shù)據(jù)運(yùn)算控制電路的功能就是負(fù)責(zé)讀取FPGA/CPLD采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)正弦信號(hào)的頻率及兩路同頻正弦信號(hào)之間的相位差，同時(shí)顯示出待測(cè)信號(hào)的頻率和相位差。 3.3.1、硬件部分：?jiǎn)纹瑱C(jī)數(shù)據(jù)運(yùn)算控制電路的硬件可由單片機(jī)、晶振電路、按鍵及顯示接口電路等組成。使用單片機(jī)的P0口，P2口及P1.0、P1.1、P1.2、P1.3接收FPGA送來的對(duì)應(yīng)于正弦信號(hào)的周期、相位差的19位數(shù)據(jù)信號(hào)。該電路的工作原理是：?jiǎn)纹瑱C(jī)

16、通過向FPGA發(fā)送數(shù)據(jù)傳送指令，使FPGA按照單片機(jī)的要求發(fā)送數(shù)據(jù)，同時(shí)通過使用單片機(jī)的串口，將待顯示的數(shù)據(jù)信息送給數(shù)據(jù)顯示電路顯示。其原理圖如圖3.31所示。圖3.31 單片機(jī)系統(tǒng)原理圖3.3.2軟件部分：開 始從FPGA讀信號(hào)周期和、信號(hào)下降沿的時(shí)間計(jì)算信號(hào)的頻率和、信號(hào)的相位差初始化送數(shù)據(jù)顯示 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的軟件設(shè)計(jì)思路是，單片機(jī)不斷地從FPGA讀取信號(hào)的周期和a、b信號(hào)相位差所對(duì)應(yīng)的時(shí)間差，讀取數(shù)據(jù)后進(jìn)行有關(guān)計(jì)算，并通過轉(zhuǎn)換后，送出給顯示模塊，實(shí)現(xiàn)頻率和相位差的顯示。單片機(jī)主程序流程圖如圖3.32所示。圖3.32 主程序流程圖單片機(jī)在獲取FPGA的數(shù)據(jù)時(shí)，開始的是一般的讀取指

17、令MOV指令，分別從單片機(jī)的P0口、P2口、P1口的低3位讀入數(shù)據(jù)，組合為一個(gè)19位的二進(jìn)制數(shù)據(jù)，通過控制口線P1.3、P1.4控制FPGA釋放數(shù)據(jù)。經(jīng)過多次測(cè)試，采用這種方式獲得了比較好的效果。單片機(jī)讀取FPGA數(shù)據(jù)的程序流程圖如3.33所示。選通a信號(hào)周期時(shí)間打開閘門，F(xiàn)PGA釋放數(shù)據(jù)P0、P2、P1分別讀入數(shù)據(jù)，并存入周期數(shù)據(jù)緩沖區(qū)周期數(shù)據(jù)緩沖區(qū)關(guān)閉閘門，禁止FPGA釋放數(shù)據(jù) 選通a、b信號(hào)時(shí)間差 打開閘門，F(xiàn)PGA釋放數(shù)據(jù)P0、P2、P1分別讀入數(shù)據(jù)，并存入時(shí)間差數(shù)據(jù)緩沖區(qū)時(shí)間差數(shù)據(jù)緩沖區(qū)關(guān)閉閘門，禁止FPGA釋放數(shù)據(jù) 返 回 圖3.33 讀FPGA數(shù)據(jù)程序流程圖單片機(jī)從FPGA讀取信

18、息后，對(duì)信息進(jìn)行計(jì)算，算出信號(hào)a的頻率，其流程圖如圖3.34所示。調(diào)用除法，計(jì)算1000000/a周期調(diào)用二進(jìn)制BCD轉(zhuǎn)換程序調(diào)用壓縮BCD碼轉(zhuǎn)換為單字節(jié)BCD碼存入數(shù)據(jù)到顯示緩存返回 圖3.34 計(jì)算a的頻率程序流程圖由于a、b信號(hào)是兩路頻率相同、相位不同的正弦波信號(hào)，因此經(jīng)過整形電路后形成頻率相同，時(shí)間上不重合的兩路信號(hào)，這樣，F(xiàn)PGA可以計(jì)數(shù)出兩路信號(hào)的時(shí)間差從而可以計(jì)算出a、b信號(hào)的相位差，其程序流程圖如圖3.35所示。調(diào)用乘法，計(jì)算調(diào)用除法，計(jì)算周期T調(diào)用二進(jìn)制BCD轉(zhuǎn)換程序調(diào)用壓縮BCD碼轉(zhuǎn)換為單字節(jié)BCD碼存入數(shù)據(jù)到顯示緩存返回圖3.35 計(jì)算a、b相位差的程序流程圖最后單片機(jī)需

19、要將信號(hào)送到輸出端顯示出來，即單片機(jī)通過顯示子程序?qū)⑿畔⑺偷斤@示電路顯示出來，程序流程圖如圖3.36所示。顯示開始2FH.0=0?顯示頻率，賦頻率初始地址顯示相位差，賦相位初始地址特殊顯示處理查表串行顯示指針減1=0?退出顯示圖3.36 顯示程序流程圖3.4、數(shù)據(jù)顯示電路的設(shè)計(jì) 3.4.1、顯示部分設(shè)計(jì)方案 方案一：采用八位共陰極LED數(shù)碼管進(jìn)行顯示，利用單片機(jī)串行口的移位寄存器工作方式，外接MAX7219串行輸入共陰極顯示驅(qū)動(dòng)器，每片可驅(qū)動(dòng)8個(gè)LED數(shù)碼管。 方案二：采用點(diǎn)陣字符型LCD液晶顯示，可以顯示數(shù)字與阿拉伯字母等字符，隨著半導(dǎo)體技術(shù)的發(fā)展，LCD的液晶顯示越來越廣泛的應(yīng)用于各種顯示

20、場(chǎng)合。 比較這兩種方案，數(shù)碼管顯示驅(qū)動(dòng)簡(jiǎn)單，但顯示信息量少，功耗大；利用液晶顯示可以工作在低電壓、低功耗下，顯示界面友好、內(nèi)容豐富，綜合考慮，選用LCD來實(shí)現(xiàn)顯示功能。 3.4.2、數(shù)據(jù)顯示電路整個(gè)系統(tǒng)硬件電路中，單片機(jī)MCU與FPGA進(jìn)行數(shù)據(jù)交換占用了P0口、P1口和P3口，在此設(shè)計(jì)中采用LCD12864來顯示頻率與相位差數(shù)據(jù)顯示電路如圖3.41所示。 圖3.41 數(shù)據(jù)顯示電路 四、參考資料【1】蔣煥文，孫續(xù).電子測(cè)量技術(shù)【M】第三版.北京：中國(guó)計(jì)量出版社,2014.4:156頁(yè)163頁(yè)【2】黃智偉.全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽系統(tǒng)設(shè)計(jì)【M】.北京：北京航空航天大學(xué)出版社，2006.12:230頁(yè)

21、-245頁(yè)【3】包敏.基于FPGA與單片機(jī)控制技術(shù)結(jié)合的低頻數(shù)字相位測(cè)量?jī)x設(shè)計(jì)【D】.湖南：湖南工程學(xué)院，2013【4】潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程【M】.北京：科學(xué)出版社，2013【5】童詩(shī)白，華成英.模擬電子技術(shù)基礎(chǔ)【M】第四版.北京：高等教育出版社，2006.5 【6】王振紅.VHDL數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程【M】.北京：機(jī)械工業(yè)出版社，2003.6【7】孟憲元，錢偉康.FPGA嵌入式系統(tǒng)設(shè)計(jì)【M】.北京：電子工業(yè)出版社，2007.10【8】王秀霞.高精度相位計(jì)的研究與設(shè)計(jì)【D】.河北：燕山大學(xué)，2004附錄：1、主要器件介紹（一）LM339介紹LM339集成塊內(nèi)部裝有四個(gè)獨(dú)立的電

22、壓比較器，其外形及管腳排列如圖1.1所示。圖1.1 LM339芯片引腳排列圖在圖2.1中，LM339每個(gè)比較器有兩個(gè)輸入端和一個(gè)輸出端。兩個(gè)輸入端一個(gè)稱為同相輸入端，用“+”表示，另一個(gè)稱為反相輸入端，用“-”表示。用作比較兩個(gè)電壓時(shí)，任意一個(gè)輸入端加一個(gè)固定電壓做參考電壓（也稱為門限電平，它可選擇LM339輸入共模范圍的任何一點(diǎn)），另一端加一個(gè)待比較的信號(hào)電壓。當(dāng)“+”端電壓高于“-”端時(shí)，輸出管截止，相當(dāng)于輸出端開路。當(dāng)“-”端電壓高于“+”端時(shí)，輸出管飽和，相當(dāng)于輸出端接低電位。兩個(gè)輸出端電壓差別大于10mV就能確保輸出能從一種狀態(tài)可靠地轉(zhuǎn)換到另一種狀態(tài)，因此，把LM339用在弱信號(hào)檢測(cè)

23、等場(chǎng)合是比較理想的。LM339的輸出端相當(dāng)于一只不接集電極電阻的晶體三極管，在使用時(shí)輸出端到正電源一般須接一只電阻（稱為上拉電阻，選3-15K）。選不同阻值得上拉電阻會(huì)影響輸出端高電位的值。另外各比較器的輸出端允許連接在一起使用。 圖1.2 單限比較器圖 圖1.2給出了一個(gè)基本單限比較器。輸入信號(hào)Uin,即待比較電壓，它加到同相輸入端，在反相輸入端接一個(gè)參考電壓（門限電壓）Ur。當(dāng)輸入電壓Uin>Ur時(shí)，輸出為高電平UoH。 （二）LCD12864介紹帶中文字庫(kù)的128X64 是一種具有4 位/8 位并行、2 線或3 線串行多種接口方式，內(nèi)部含有國(guó)標(biāo)一級(jí)、二級(jí)簡(jiǎn)體 中文字庫(kù)的點(diǎn)陣圖形液晶

24、顯示模塊；其顯示分辨率為128×64, 內(nèi)置8192 個(gè)16*16 點(diǎn)漢字，和128 個(gè)16*8 點(diǎn)ASCII 字符 集.利用該模塊靈活的接口方式和簡(jiǎn)單、方便的操作指令，可構(gòu)成全中文人機(jī)交互圖形界面?？梢燥@示8×4 行16×16 點(diǎn) 陣的漢字. 也可完成圖形顯示.低電壓低功耗是其又一顯著特點(diǎn)。由該模塊構(gòu)成的液晶顯示方案與同類型的圖形點(diǎn)陣液晶 顯示模塊相比，不論硬件電路結(jié)構(gòu)或顯示程序都要簡(jiǎn)潔得多，且該模塊的價(jià)格也略低于相同點(diǎn)陣的圖形液晶模塊。 基本特性1低電源電壓（VDD:+3.0-+5.5V）2. 顯示分辨率:128×64 點(diǎn)3. 內(nèi)置漢字字庫(kù)，提供81

25、92 個(gè)16×16 點(diǎn)陣漢字(簡(jiǎn)繁體可選)4. 內(nèi)置128 個(gè)16×8 點(diǎn)陣字符5. 2MHZ 時(shí)鐘頻率6顯示方式：STN、半透、正顯7. 驅(qū)動(dòng)方式：1/32DUTY，1/5BIAS8. 視角方向：6 點(diǎn)9. 背光方式：側(cè)部高亮白色LED，功耗僅為普通LED 的1/51/1010. 通訊方式：串行、并口可選11. 內(nèi)置DC-DC 轉(zhuǎn)換電路，無需外加負(fù)壓12. 無需片選信號(hào)，簡(jiǎn)化軟件設(shè)計(jì)13. 工作溫度: 0 - +55 ,存儲(chǔ)溫度: -20 - +60 管腳說明表1.3 LCD12864管腳說明管腳號(hào)管腳名稱電平管腳功能描述1VSS0V電源地2VCC3.0+5V電源正3V0

26、-對(duì)比度（亮度）調(diào)整4RS(CS）H/LRS=“H”,表示DB7DB0為顯示數(shù)據(jù)RS=“L”,表示DB7DB0為顯示指令數(shù)據(jù)5R/W(SID)H/LR/W=“H”,E=“H”,數(shù)據(jù)被讀到DB7DB0R/W=“L”,E=“HL”, DB7DB0的數(shù)據(jù)被寫到IR或DR6E(SCLK)H/L使能信號(hào)7DB0H/L三態(tài)數(shù)據(jù)線8DB1H/L三態(tài)數(shù)據(jù)線9DB2H/L三態(tài)數(shù)據(jù)線10DB3H/L三態(tài)數(shù)據(jù)線11DB4H/L三態(tài)數(shù)據(jù)線12DB5H/L三態(tài)數(shù)據(jù)線13DB6H/L三態(tài)數(shù)據(jù)線14DB7H/L三態(tài)數(shù)據(jù)線15PSBH/LH：8位或4位并口方式，L：串口方式（見注釋1）16NC-空腳17/RESETH/L復(fù)位

27、端，低電平有效（見注釋2）18VOUT-LCD驅(qū)動(dòng)電壓輸出端19AVDD背光源正端（+5V）（見注釋3）20KVSS背光源負(fù)端（見注釋3） 基本用途該點(diǎn)陣的屏顯成本相對(duì)較低，適用于各類儀器，小型設(shè)備的顯示領(lǐng)域。（三）AT80C51單片機(jī)介紹AT80C51是一種帶4K字節(jié)閃爍可編程可擦除只讀存儲(chǔ)器（FPEROMFalsh Programmable and Erasable Read Only Memory）的低電壓，高性能CMOS8位微處理器，俗稱單片機(jī)。該器件采用ATMEL高密度非易失存儲(chǔ)器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的MCS-51指令集和輸出管腳相兼容。由于將多功能8位CPU和閃爍存儲(chǔ)器組合在單

28、個(gè)芯片中，ATMEL的AT80C51是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。 其主要特性: ·與MCS-51 兼容 ·4K字節(jié)可編程閃爍存儲(chǔ)器 ·壽命：1000寫/擦循環(huán) ·數(shù)據(jù)保留時(shí)間：10年 ·全靜態(tài)工作：0Hz-24Hz ·三級(jí)程序存儲(chǔ)器鎖定 ·128*8位內(nèi)部RAM ·32可編程I/O線 ·兩個(gè)16位定時(shí)器/計(jì)數(shù)器 ·5個(gè)中斷源 ·可編程串行通道 ·低功耗的閑置和掉電模式 ·片內(nèi)振蕩器和時(shí)鐘電路2、FPGA數(shù)據(jù)采集程序 （一）

29、FPGA的VHDL源程序清單 -SZXWYVHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY SZXWY IS PORT( CLK:IN STD_LOGIC； CLKAA:IN STD_LOGIC； CLKBB:IN STD_LOGIC； EN,RSEL:IN STD_LOGIC； CLKAC,CLKBC:OUT STD_LOGIC； DATA:OUT STD_LOGIC_VECTOR(18 DOWNTO 0)；END ENTITY SZXWY； ARCHITECTURE

30、ART OF SZXWY IS SIGNAL CLKF:STD_LOGIC； SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL DATAB:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL CLB:STD_LOGIC； SIGNAL DA:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL CLRA:STD_LOGIC； SIGNAL ENA:STD_LOGIC； SIGNAL LOADA:STD_LOGIC； BEGIN-信號(hào)分頻模塊 FPQ:BLOCK IS BEGIN PROCESS(C

31、LK) IS VARIABLE TEMP:INTEGER RANGE 0 TO 2； VARIABLE CL:STD_LOGIC； BEGIN IF RISING_EDGE(CLK) THEN IF TEMP=1 THEN TEMP:=0；CL:='1'； ELSE TEMP:=TEMP+1；CL:='0'； END IF； END IF； CLKF<=CL； END PROCESS； END BLOCK FPQ； -控制信號(hào)產(chǎn)生模塊 KZXH:BLOCK IS SIGNAL CLKA,CLKB:STD_LOGIC； SIGNAL CLA:STD_LOGI

32、C； BEGIN CLKA<=NOT CLKAA； CLKB<=NOT CLKBB； PROCESS(CLKA) IS BEGIN IF RISING_EDGE(CLKA) THEN CLA<=NOT CLA； END IF； ENA<=CLA；LOADA<=NOT CLA； END PROCESS； PROCESS(CLKB) IS BEGIN IF RISING_EDGE(CLKB) THEN CLB<=NOT CLB； END IF；END PROCESS； PROCESS(CLKA,CLA) IS BEGIN IF CLKA='0'

33、AND CLA='0' THEN CLRA<='1'； ELSE CLRA<='0'； END IF； END PROCESS； END BLOCK KZXH；-時(shí)間檢測(cè)模塊 SJJC:BLOCK IS BEGIN PROCESS(ENA,CLRA,CLKF) IS BEGIN IF CLRA='1' THEN DA<="0000000000000000000"； ELSIF RISING_EDGE(CLKF) THEN IF ENA='1' THEN DA<=DA+&#

34、39;1'； END IF； END IF； END PROCESS； END BLOCK SJJC； -數(shù)據(jù)鎖存模塊 SJSC:BLOCK IS BEGIN PROCESS(CLB) IS -時(shí)間差數(shù)據(jù)進(jìn)程 BEGIN IF CLB'EVENT AND CLB='0' THEN DATAB<=DA； END IF； END PROCESS； PROCESS(LOADA) IS -提取周期數(shù)據(jù)進(jìn)程 BEGIN IF RISING_EDGE(LOADA) THEN DATAA<=DA； END IF； END PROCESS； END BLOCK SJSC； -輸出選擇模塊 SCXZ: BLOCK IS BEGIN PROCESS(EN,RSEL) IS BEGIN IF EN='1' THEN CASE RSEL IS WHEN'0'=>DATA<=DATAA； WHEN'1'=>DATA<=DATAB； WHEN OTHERS=>NULL； END CASE； END IF； END PROCESS； END BLOCK SCXZ；END ARCHITECTURE A