FPGA直流電機控制系統(tǒng)設(shè)計

1、中文摘要直流電機具有良好的啟動和調(diào)速性能，被廣泛地應(yīng)用于對啟動和調(diào)速有較高要求的拖動系統(tǒng)。本設(shè)計介紹了基于FPGA用PWM實現(xiàn)直流電機調(diào)整的基本方法，直流電機調(diào)速的相關(guān)知識，及PWM調(diào)整的基本原理和實現(xiàn)方法。重點介紹了基于FPGA用軟件產(chǎn)生PWM信號的途徑，輸出的PWM波形具有頻率高、占空比調(diào)節(jié)步進(jìn)細(xì)的優(yōu)點。對直流電機調(diào)速的實現(xiàn)提供了一種有效的途徑。關(guān)鍵詞：直流電機 PWM 頻率計 AbstractThis paper introduces a kind of method of DC motor speed modification based on PWM theory bythe FPG

2、AShowing some relative knowledge upon the DCmotor timing，the basic theory and the way to implementAnd it emphasizes on the way for carrying out PWM signals based on FPGAThis PWM signals advatages base its high frequency and duty cycle stepping fine adjustment.It offers a sort ofeficient method for t

3、he DC motor speedcontrolling systemKeyword: DC motor PWM Cymometer目 錄引 言1第一章：設(shè)計方案及系統(tǒng)分析21.1 系統(tǒng)的實現(xiàn)及參數(shù)的要求21.2 直流電機調(diào)速原理213 PWM基本原理設(shè)計方案31.3.1 PWM基本原理31.3.2 PWM波形的設(shè)計方案41.4 系統(tǒng)的外圍硬件及其與FPGA的接口電路51.5 系統(tǒng)的工作流程6第二章、硬件設(shè)計82.1、電源模塊的設(shè)計82.2、電機驅(qū)動模塊92.3、電機轉(zhuǎn)速測量模塊102.4、按鍵輸入模塊112.5、LED顯示模塊12第三章、系統(tǒng)軟件設(shè)計及分析143.1、頻率計的設(shè)計143.2、

4、數(shù)據(jù)顯示的程序設(shè)計163.3、PWM波形發(fā)生器的程序設(shè)計及分析183.4 PID控制模塊193.5 鍵盤輸入模塊25第四章核心器件及開發(fā)環(huán)境的介紹274.1 FPGA核心板的介紹274.2四電壓比較器LM339簡介284.3開發(fā)環(huán)境 Quartus II 7.0 介紹30第五章 系統(tǒng)調(diào)試325.1 硬件電路的調(diào)試325.1.1 電源電路325.1.2 顯示電路的調(diào)試325.2 系統(tǒng)軟件調(diào)試335.2.1消抖電路參數(shù)的調(diào)整335.2.2 PWM波形參數(shù)的設(shè)計335.2.3 比較器的設(shè)計345.2.3PID控制器的參數(shù)設(shè)計345.2.4系統(tǒng)的最終實現(xiàn)35結(jié)束語36致 謝37參考文獻(xiàn)38 40引 言

5、電機是電動機和發(fā)電機的統(tǒng)稱，是一實現(xiàn)機電能轉(zhuǎn)換的電磁裝置。拖動生產(chǎn)機械，將電能轉(zhuǎn)換為機械能的電機稱為電動機；作為電源，將機械能轉(zhuǎn)換為電能的電機稱為發(fā)電機。由于電流有交流、直流之分，所以電機也就分為交流電機和直流電機兩大類。在各類機電系統(tǒng)中,由于直流電機具有良好的起動、制動和調(diào)速性能,直流調(diào)速技術(shù)已廣泛運用于工業(yè)、航天領(lǐng)域的各個方面。直流電機具有良好的啟動和調(diào)速性能，被廣泛地應(yīng)用于對啟動和調(diào)速有較高要求的拖動系統(tǒng)，例如電力牽引、軋鋼機、起重設(shè)備等。小容量的直流電動機在制動控制系統(tǒng)中的應(yīng)用也很廣泛。本設(shè)計的課題為基于FPGA的直流電機調(diào)速系統(tǒng)。最常用的直流調(diào)速技術(shù)是脈寬調(diào)制(PWM)直流調(diào)速技術(shù),

6、它具有調(diào)速精度高、響應(yīng)速度快、調(diào)速范圍寬和耗損低等特點。系統(tǒng)采用PWM調(diào)節(jié)實現(xiàn)對電機的調(diào)速，采用紅外發(fā)射接收對管采集電機轉(zhuǎn)速。FPGA系統(tǒng)內(nèi)部進(jìn)程工作在并行的狀態(tài)下，各子進(jìn)程相互獨立，輸出的PWM波形具有頻率高，占空比調(diào)節(jié)步精密的特點。高頻率的PWM波形對直流電機工作的穩(wěn)定起著極其重要的作用，尤其在高負(fù)載的調(diào)速系統(tǒng)中體現(xiàn)的優(yōu)越性極其明顯，頻率越高電機運行越平穩(wěn)。另外，對PWM 波形輸出占空比的調(diào)節(jié)步進(jìn)細(xì)分的特點大大的擴(kuò)大了調(diào)速系統(tǒng)的調(diào)速范圍。本設(shè)計中主要研究FPGA產(chǎn)生PWM波形的優(yōu)越性并對其進(jìn)行驗證，并且針對FPGA系統(tǒng)進(jìn)行等精度頻率測量的高精度性進(jìn)行驗證。第一章：設(shè)計方案及系統(tǒng)分析1.1

7、系統(tǒng)的實現(xiàn)及參數(shù)的要求本系統(tǒng)是基于FPGA的直流電機閉環(huán)控制系統(tǒng)。要求系統(tǒng)能用按鍵設(shè)定電機的工作轉(zhuǎn)速，并在系統(tǒng)工作時可以通過外部設(shè)定改變電機的轉(zhuǎn)速。當(dāng)電機的負(fù)載變化時，系統(tǒng)通過檢測電機轉(zhuǎn)速的變化對電機的轉(zhuǎn)速進(jìn)行PID調(diào)節(jié)，迅速調(diào)整電機的轉(zhuǎn)速穩(wěn)定工作在設(shè)定的工作頻率。要求系統(tǒng)工作穩(wěn)定在設(shè)定值偏差1HZ范圍內(nèi)。1.2 直流電機調(diào)速原理根據(jù)勵磁方式不同，直流電機分為自勵和他勵兩種類型。不同勵磁方式的直流電機機械特性曲線有所不同。對于直流電機來說，人為機械特性方程式為1 （1.1）式中：、額定電驅(qū)電壓、額定磁通量、與電機有關(guān)的常數(shù)、電機外加電阻、電機內(nèi)阻、 理想空載轉(zhuǎn)速、轉(zhuǎn)速降分析(1.1)式可得當(dāng)分

8、別改變 、和時，可以得到不同的轉(zhuǎn)速n，從而實現(xiàn)對速度的調(diào)節(jié)。由于當(dāng)改變勵磁電流時，可以改變磁通量的大小，從而達(dá)到變磁通調(diào)速的目的。但由于勵磁線圈發(fā)熱和電動機磁飽和的限制，電動機的勵磁電流If和磁通量 只能在低于其額定值的范圍內(nèi)調(diào)節(jié)，故只能弱磁調(diào)速。而對于調(diào)節(jié)電樞外加電阻R時，會使機械特性變軟，導(dǎo)致電機帶負(fù)載能力減弱。 對于他勵直流電機來說，當(dāng)改變電樞電壓Un時，分析人為機械特性方程式，得到人為特性曲線如圖11所示。理想空載轉(zhuǎn)速隨電樞電壓升降而發(fā)生相應(yīng)的升降變化。不同電樞電壓的機械特性曲線相互平行，說明硬度不隨電樞電壓的變化而改變，電機帶負(fù)載能力恒定。當(dāng)我們平滑調(diào)節(jié)他勵直流電機電樞兩端電壓時，可

9、實現(xiàn)電機的無級調(diào)速。基于以上特性，改變電樞電壓，實現(xiàn)對直流電機速度調(diào)節(jié)的方法被廣泛采用。改變電樞電壓可通過多種途徑實現(xiàn)，如晶閘管供電速度控制系統(tǒng)、大功率晶體管速度控制系統(tǒng)、直流發(fā)電機供電速度控制系統(tǒng)及晶體管直流脈寬調(diào)速系統(tǒng)等。圖 11 直流電機機械特性曲線13 PWM基本原理設(shè)計方案1.3.1 PWM基本原理PWM是通過控制固定電壓的直流電源開關(guān)頻率，從而改變負(fù)載兩端的電壓，進(jìn)而達(dá)到控制要求的一種電壓調(diào)整方法。PWM可以應(yīng)用在許多方面，如電機調(diào)速、溫度控制、壓力控制等。在PWM驅(qū)動控制的調(diào)整系統(tǒng)中，按一個固定的頻率來接通和斷開電源，并根據(jù)需要改變一個周期內(nèi)“接通”和“斷開”時間的長短。通過改變

10、直流電機電樞上電壓的“占空比”來改變平均電壓的大小，從而控制電動機的轉(zhuǎn)速。因此，PWM又被稱為“開關(guān)驅(qū)動裝置”。如圖12所示，在脈沖作用下，當(dāng)電機通電時，速度增加；電機斷電時，速度逐漸減少。只要按一定規(guī)律，改變通、斷電的時間，即可讓電機轉(zhuǎn)速得到控制。設(shè)電機始終接通電源時，電機轉(zhuǎn)速最大為,設(shè)占空比為，則電機的平均速度為2 式中， 電機的平均速度；電機全通電時的最大速度。，占空比。圖 12 電驅(qū)電壓“占空比”與平均電壓關(guān)系圖1.3.2 PWM波形的設(shè)計方案如果采用CPU控制產(chǎn)生PWM信號，一般的PWM信號是通過模擬比較器產(chǎn)生的，比較器的一端接給定的參考電壓，另一端接周期線形增加的鋸齒波電壓。當(dāng)鋸齒

11、波電壓小于參考電壓時輸出低電平，當(dāng)鋸齒波電壓輸出電壓大于參考電壓時輸出高電平。改變參考電壓就可以改變PWM波形中高電平的寬度。若用單片機產(chǎn)生PWM波形信號，需要通過D/A轉(zhuǎn)換器產(chǎn)生鋸齒波電壓和設(shè)置參考電壓，通過外接模擬器輸出PWM波形，因此外圍電路比較復(fù)雜。 FPGA中的數(shù)字PWM控制與一般的模擬PWM控制不同。用FPGA產(chǎn)生PWM波形，只需要FPGA內(nèi)部資源就可以實現(xiàn)。用數(shù)字比較器代替模擬比較器，數(shù)字比較器的一端接設(shè)定值計數(shù)器輸出，另一端接線性遞增計數(shù)器輸出。當(dāng)線性計數(shù)器的計數(shù)值小于設(shè)定值時輸出低電平，當(dāng)計數(shù)值大于設(shè)定值時輸出高電平。與模擬控制相比，省去了外接D/A轉(zhuǎn)換器和模擬比較器的，F(xiàn)P

12、GA內(nèi)部連線很少、電路更加簡單、便于控制。脈寬調(diào)制細(xì)分驅(qū)動電路的關(guān)鍵是脈寬調(diào)制，轉(zhuǎn)速的波動隨著PWM脈寬細(xì)分?jǐn)?shù)的增大而減小。 針對FPGA的優(yōu)越性，本設(shè)計采用了Altera 公司的EP2C5Q208C8 FPGA芯片作為系統(tǒng)的核心控制器件，設(shè)計基于FPGA的直流電機閉環(huán)控制系統(tǒng)。31.4 系統(tǒng)的外圍硬件及其與FPGA的接口電路硬件系統(tǒng)由FPGA核心學(xué)習(xí)板模塊、顯示模塊、按鍵輸入模塊、電機測速模塊、直流電機驅(qū)動模塊組成，如圖13。顯示模塊按鍵輸入FPGA直流電機驅(qū)動電路及直流電機電機轉(zhuǎn)速采集電路 圖 13 系統(tǒng)硬件框架圖1.5 系統(tǒng)的工作流程基于FPGA的直流電機閉環(huán)控制系統(tǒng)的系統(tǒng)工作流程框圖如

13、圖 14。+0.57-0.57 設(shè)定的轉(zhuǎn)速值+5.7-5.7 實際轉(zhuǎn)速 光電傳感器采集 PWM設(shè)定頻率值顯示模塊偏差值比較值B產(chǎn)生器（PWM周期調(diào)節(jié)器）比較器2（PWM發(fā)生器）H型直流電機驅(qū)動按鍵5消抖電路開關(guān)控制器直流電機頻率計轉(zhuǎn)換為轉(zhuǎn)速值實際轉(zhuǎn)速顯示模塊比較器1設(shè)定電機轉(zhuǎn)速按鍵4按鍵3按鍵2按鍵1比較值A(chǔ)（PID控制）系統(tǒng)通過FPGA內(nèi)部產(chǎn)生PWM波形輸出到H型驅(qū)動電路控制電機的轉(zhuǎn)動，采集電路反饋電機轉(zhuǎn)動的波形到FPGA進(jìn)行系統(tǒng)分析，形成閉還控制。顯示模塊和按鍵輸入獨立接到FPGAD的I/O口，顯示模塊負(fù)責(zé)顯示設(shè)定轉(zhuǎn)速和實際測量到的轉(zhuǎn)速。按鍵輸入模塊對系統(tǒng)內(nèi)部信號進(jìn)行設(shè)置。工作流程為：檢測

14、到電機工作脈沖，將其轉(zhuǎn)換為實際轉(zhuǎn)速M，實際轉(zhuǎn)速M與通過鍵盤設(shè)定好的設(shè)定轉(zhuǎn)速N比較并且分析，得出偏差值Q，內(nèi)部的PID調(diào)節(jié)器對偏差Q和M，N進(jìn)行分析，輸出調(diào)節(jié)比較器2（PWM波形發(fā)生器）的比較值的信號。比較器2輸出的PWM波形接到電機開關(guān)控制器，電機控制器的輸出由輸入按鍵5控制。開關(guān)控制器開時輸出PWM波形到H型驅(qū)動電路驅(qū)動電機工作。第二章、硬件設(shè)計2.1、電源模塊的設(shè)計本系統(tǒng)的電源設(shè)計采用2個獨立電源供電，核心控制部分采用5V，3.3V供電，先輸出5V電壓滿足部分外圍硬件工作電壓，再將5V電壓轉(zhuǎn)為3.3V穩(wěn)壓輸出滿足FPGA系統(tǒng)工作電壓。H型電機驅(qū)動電路采用15V電壓供電。兩電源的接口通訊部分

15、采用光電偶合器PC817實現(xiàn)。電源原理圖如圖214，圖21中兩電源不共地，IN1，IN2分別為隔離變壓器輸入的交流電壓，經(jīng)過整流二級管整流后輸出直流電壓，經(jīng)4700u的濾波電容后得到平穩(wěn)的直流電壓，最后經(jīng)過三端集成穩(wěn)壓器后在OUT1，和OUT2分別輸出+5V和+15V的直流電壓。0.1u的瓷片電容的作用是濾除電源高頻成分，濾除直流電源對電子系統(tǒng)的影響。圖 21 電源設(shè)計原理圖2.2、電機驅(qū)動模塊電機驅(qū)動采用型喬氏驅(qū)動電路5，該電路可通過控制電機轉(zhuǎn)速和控制電機方向。 電路圖如圖22：電路與接口部分采用光偶隔離，通過控制光電偶合器，的紅外發(fā)光二級管的亮與滅來控制控制，的導(dǎo)通與截止。如下圖：當(dāng)、的電

16、平分別為和時，截止，導(dǎo)通，電流方向為： 地，電機正轉(zhuǎn)；若、的輸出電平分別為和時，導(dǎo)通，截止，電流方向為： 地，電機反轉(zhuǎn)。圖 22 H型直流電機驅(qū)動電路2.3、電機轉(zhuǎn)速測量模塊由于在本系統(tǒng)設(shè)計中用由無刷直流電機組成的風(fēng)扇來模擬，所以檢測電機轉(zhuǎn)速是通過在風(fēng)扇的扇葉的兩端分別裝上一個紅外線發(fā)射二級管和一個紅外線接收管6。硬件電路如圖23。工作流程為：當(dāng)扇葉擋住紅外發(fā)射對管時，接收管Q截止，由LM339構(gòu)成的比較器的5腳正端輸入得到的是接近5V的高電平。假設(shè)比較器的負(fù)端輸入電壓為3.8V，則比較器輸出端IO輸出高電平。反之，當(dāng)紅外收發(fā)對管沒有被煽葉擋住的時候，接受管接受到DS發(fā)出的光而導(dǎo)通，在導(dǎo)通的情

17、況下，比較器5腳的正端輸入電壓被拉低到0.3左右，比4腳的3.8V電壓低，從而使LM339的輸出端2腳輸出低電平。由此可知，當(dāng)電機轉(zhuǎn)動的時候，通過紅外收發(fā)對管結(jié)合LM339夠成的比較器電路，在比較器輸出端IO得到周期隨電機轉(zhuǎn)速的變化而變化的方波，通過FPGA內(nèi)部的頻率計檢測該波形可以轉(zhuǎn)換準(zhǔn)確的求出電機的轉(zhuǎn)速。這樣就完成了速度的采集部分。另外在設(shè)計電路的時候，LM339的電源兩端并聯(lián)個100u的電解電容和一個0.1u 的瓷片電容做為退偶電容，可以消除電源紋波的干擾使電路處于最佳工作狀態(tài)。還有一點要說明的是，由于EP2C5的高電平為3.3V所以為了得到高電平為3.3V的方波，必需在LM339比較器

18、的輸出端接3.3V的上拉電阻，調(diào)試電路的時候必須用示波器觀察比較器輸出的波形混有雜波，通過加大濾波電容等辦法將雜波濾除，從而消除了干擾得到準(zhǔn)備的測量值。 圖 23 LM339比較器模塊（測速模塊）2.4、按鍵輸入模塊采用輕觸鍵實現(xiàn)與FPGA的接口7。如圖24，key1,key2,key3,key4,key5分別與FPGA核心板引出的IO口連接，由于接上了上拉電阻，所以當(dāng)按鍵未按下時在FPGA上呈現(xiàn)的是高電平，當(dāng)按鍵按下時，按鍵的兩端導(dǎo)通接到地，在FPGA端口上呈現(xiàn)低電平。FPGA通過檢測輸入端口的跳變或輸入端口的電平狀態(tài)來對內(nèi)部信號進(jìn)行調(diào)整。圖 24 按鍵接口電路2.5、LED顯示模塊顯示采用

19、2片4位一體共陰極8段數(shù)碼管顯示8，一片用來顯示設(shè)定的轉(zhuǎn)速，；另一片用于顯示實際采集到的電機的轉(zhuǎn)速。電路如圖25，顯示采用動態(tài)掃描方式實現(xiàn)，數(shù)碼管的段碼并聯(lián)經(jīng)過一線流電阻直接接到FPGA的IO口，位選端經(jīng)過小功率NPN三級管8050實現(xiàn)掃描開關(guān)控制。R1R8為150歐姆的限流電阻，R9R16為4.7K，用與保持三級管基極電壓。當(dāng)P2輸出的位選信號為低電平時，三極管截止，數(shù)碼管熄滅。當(dāng)P2輸出信號為高電平時，三極管導(dǎo)通，位選接地，數(shù)碼管點亮。數(shù)碼管掃描顯示就是依次單個選通8個位選端，快速的循環(huán)顯示。動態(tài)掃描不僅節(jié)約IO口，而且減少了電源的負(fù)載。P1，P2分別接FPGA核心板引出的IO口。圖 25

20、 LED顯示模塊電路第三章、系統(tǒng)軟件設(shè)計及分析3.1、頻率計的設(shè)計對電機轉(zhuǎn)速的測量是通過對LM339輸出的脈沖個數(shù)在一定閘門時間進(jìn)行記數(shù)。通過對記數(shù)值的轉(zhuǎn)換來得到電機的轉(zhuǎn)速。由于風(fēng)扇有的轉(zhuǎn)軸有7片煽葉，所以電機轉(zhuǎn)過一圈產(chǎn)生7個脈沖個數(shù)。在本設(shè)計中，閘門時間為0.25秒。假設(shè)在0.25秒的閘門時間內(nèi)共檢測到 N個脈沖，則可以通過計算得出 電機的轉(zhuǎn)速 F=N*4/7 轉(zhuǎn)/秒。在頻率檢測電路中，對脈沖輸入檢測的消抖電路極其重要消抖進(jìn)程的時鐘參數(shù)的設(shè)計直接影響到最后頻率計得出的頻率值。下面結(jié)合消抖進(jìn)程的仿真波形和VHDL代碼簡單介紹消抖電路的工作原理和參數(shù)的設(shè)計9。RTL視圖： 圖 31 消抖電路RT

21、L視圖仿真波形：圖 32 仿真波形圖 消抖進(jìn)程 VHDL 代碼：library ieee;use ieee.std_logic_1164.all;entity doudong isport(din,clk:in std_logic; dout:out std_logic);end doudong;architecture beha of doudong issignal x,y:std_logic;beginprocess(clk)begin if clkevent and clk=1 then x=din; y=x; end if;dout=x and (not y);end process

22、;end beha;從RTL視圖中可知，該電路是由2個D觸發(fā)器構(gòu)成的RS觸發(fā)器。進(jìn)程中CLK為消抖時鐘，din 為IO口電平輸入，dout為輸出信號。CLK的時間周期的設(shè)計直接影響頻率計計數(shù)的準(zhǔn)確行。從仿真波形可以設(shè)計出CLK的周期應(yīng)為： TTclkTmin, Tclk為CLK的時鐘周期，T為干擾信號的周期，Tmin 為電機達(dá)到最大速度時檢測到波形信號的周期。如果TclkTmin ,則是消抖過大，把有用的信號濾除掉。在設(shè)計Tclk 時，結(jié)合設(shè)計電路，不斷的測試并對得到的值進(jìn)行對比將Tclk的周期設(shè)為100us左右，測量得到準(zhǔn)確的頻率值。3.2、數(shù)據(jù)顯示的程序設(shè)計對設(shè)定值和實際轉(zhuǎn)速的顯示都是經(jīng)過

23、換算分別求得要顯示的數(shù)的十位、個位、十分位、百分位的值。然后經(jīng)過轉(zhuǎn)換成為BCD碼，最終顯示在2片4位一體的共陰極數(shù)碼管上面。在換算過程中，是通過編寫一個除法器來對要顯示的數(shù)值進(jìn)行求余取摸運算。除法器如圖32。由于該除法器只能對2個整數(shù)進(jìn)行進(jìn)行除法運算，所以對要處理的數(shù)乘以100，假設(shè)乘以100后得到的數(shù)為M（即為圖33中的a），則對M先除以1000(即為下圖中的b)，得到的商y和余數(shù)rest。Y為十位的數(shù)值，rest為M求余100得到的值。接著對rest除以100即可即可得到個位的位數(shù)和余數(shù)，即為循環(huán)上述的過程，整個顯示模塊總共調(diào)用了3個除法器10。圖 33除法器電路除法器VHDL代碼如下：

24、library ieee;use ieee.std_logic_1164.all;entity divider is generic (n:integer :=14); port(a,b:in integer range 0 to 32767; y: out std_logic_vector(14 downto 0); rest: out integer range 0 to 32767 );end divider;architecture rt1 of divider is begin process(a,b)variable temp1:integer range 0 to 32767;v

25、ariable temp2:integer range 0 to 32767; begin temp1:=a; temp2:=b;for i in n downto 0 loop if (temp1=temp2*2*i) then y(i)=1;temp1:=temp1-temp2*2*i;else y(i)=0;end if ;end loop;rest= temp1;end process;end rt1;3.3、PWM波形發(fā)生器的程序設(shè)計及分析PWM波形發(fā)生器，如圖34：PWM的產(chǎn)生是從比較器的輸出得到的，通過改變比較器的輸入來達(dá)到輸出周期一定占空比可調(diào)的方波。設(shè)計思路為dataa從0到

26、1024步進(jìn)加1一直循環(huán)，循環(huán)的周期即為最終輸出的方波的周期。Dataa 的值從0一直加1加到1024后跳變回到0，從模擬的角度考慮問題，可以把dataa 看成是周期一定的鋸齒波。通過PID控制器計算，根據(jù)反饋的值調(diào)整datab對比較器的輸入，從而達(dá)到改變輸出PWM占空比的目的。datab在系統(tǒng)內(nèi)部定義為標(biāo)準(zhǔn)邏輯類型 signal:datab std_logic_vector(9 downto 0); 轉(zhuǎn)換成10進(jìn)制其最大值為1024，但是由于PID控制器的原因，datab的取值在轉(zhuǎn)換成10進(jìn)制后只能在30-994的范圍內(nèi)。若超出范圍，則在調(diào)整datab時 執(zhí)行 datab=dadab+30或

27、datab設(shè)定值時 OUT=1；當(dāng)實際值設(shè)定值時 比較器輸出OUT=0；即 當(dāng)OUT=1 時，Q=MN，當(dāng)OUT=0時 Q=NM 。比較器設(shè)定值M比較器輸出 OUT比較值發(fā)生器偏差Q實際值N比較值 DATA 圖35 PID控制框圖比較器VHDL代碼如下：library ieee;use ieee.std_logic_1164.all;entity bijiaoqi is port(M，N : integer range 0 to 9999; outp:out std_logic); end bijiaoqi ;architecture one of bijiao qi is begin pro

28、cess(M，N) beginif MN then outp=1;else outp=570時，DATA為調(diào)整值，DATAT的調(diào)節(jié)步進(jìn)為30，即偏差較大時需要對PWM波形輸出的占空比做較大的調(diào)整才能達(dá)到迅速調(diào)節(jié)的目的。當(dāng)114Q570時，DATA調(diào)節(jié)步進(jìn)為6，當(dāng)實際值接近設(shè)定值時，應(yīng)該適當(dāng)減小調(diào)整步進(jìn)，以免調(diào)整過大造成系統(tǒng)工作波動太大。當(dāng)時，實際值逼近設(shè)定值，這時應(yīng)對DATA進(jìn)行小幅度調(diào)節(jié)，調(diào)節(jié)步近為3。當(dāng)時，實際值臨近設(shè)定工作頻率，控制器以微小的步進(jìn)對DATA進(jìn)行調(diào)節(jié)，步進(jìn)值為最小值1。若Q=0 則不對DATA進(jìn)行調(diào)整。逐次逼近最終使系統(tǒng)工作穩(wěn)定在設(shè)定值。由于系統(tǒng)工作負(fù)載是動態(tài)變化的，所以調(diào)

29、節(jié)也是隨著負(fù)載的變化動態(tài)調(diào)節(jié)PWM波形輸出。偏差值Q之所以那么大是因為Q是設(shè)定值跟實際值的差求得，但是因為顯示部分要對設(shè)定值和實際值進(jìn)行除法運算，由于除法器支持的是整數(shù)的運算，所以先把設(shè)定值和實際值放大100倍，然后進(jìn)行處理才能分出十分位、百分位。由于頻率計的記數(shù)閘門時間設(shè)定為0.25秒，閘門時間中記數(shù)值為NUM，系統(tǒng)采用風(fēng)扇來模擬，電子轉(zhuǎn)過一圈產(chǎn)生脈沖個數(shù)X=7。由此可以換算得出頻率F=4*NUM /X，即F=0.57NUM。所以本系統(tǒng)的調(diào)節(jié)頻率為步進(jìn)0.57HZ。若想更細(xì)分調(diào)節(jié)電機的工作頻率范圍，可以通過提高X的值來實現(xiàn)。本系統(tǒng)中X取值為7。YES NO YES YESNO NO YES

30、YES NO NO YES YESNO NO YES NO NO YES 實際值設(shè)定值？偏差=設(shè)定值實際值偏差=實際值設(shè)定值偏差570？偏差570？調(diào)整值=調(diào)整值+30調(diào)整值=調(diào)整值-30114偏差=570 ？114偏差=570 ？調(diào)整值=調(diào)整值-6調(diào)整值=調(diào)整值+657偏差=114 ？57偏差=114 ？調(diào)整值=調(diào)整值-3調(diào)整值=調(diào)整值+30偏差=57 ？0偏差=57 ？調(diào)整值保持不變調(diào)整值=調(diào)整值+1調(diào)整值=調(diào)整值-1圖 36 PID控制流程PID控制器進(jìn)程的VHDL代碼：-*-*PROCESS(clk_1hz,power) - 輸出調(diào)整variable BB:std_logic_vect

31、or(9 downto 0):=0000111111; -調(diào)整值-初值為128BEGIN IF POWER=0 THEN BB:=0000111111 ; -電機關(guān)時調(diào)整值發(fā)返回到初值 ELSIF clk_1hzEVENT AND clk_1hz=1 THEN -當(dāng)電機開時（即POWER=1）-根據(jù)偏差做調(diào)整偏差為0 if chazhi=0 then BB:=BB+0; -不進(jìn)行調(diào)整 elsif chazhi =57 then -偏差值小于等于57 調(diào)整步進(jìn)為1 IF OUT1=1 THEN BB:=BB-1; -OUT為1表示實際值大于等于設(shè)定-反之為0 IF BB1111011111 TH

32、EN BB:=1111011111; END IF; -調(diào)整值輸出最大值限制在980 end if; elsif chazhi 57 then -偏差值大于57且小于等于114 時調(diào)整步進(jìn)為3 if out1=1 then BB:=BB-3; IF BB1111011111 THEN BB:=1111011111; END IF; end if; elsif chazhi 114 then -偏差值大于114且小于570 時調(diào)整步進(jìn)為 6 if out1=1 then bb:=bb-6; IF BB1111011111 THEN BB:=1111011111; END IF; else bb:

33、=bb+6; IF BB1111011111 THEN BB:=1111011111; END IF; end if;elsif chazhi =570 then -偏差值大于等于570時調(diào)整步進(jìn)為30 （粗調(diào)） IF OUT1=1 THEN BB:=BB-30; IF BB1111011111 THEN BB:=1111011111; END IF; END IF; end if; end if; if bb =1111011111 and shedingpin then led_guozai=0; -當(dāng)調(diào)整值達(dá)到最大值且實際值小于 -設(shè)定值時 點亮過載指示燈 else led_guozai

34、=1 ; end if; B=BB;END PROCESS;3.5 鍵盤輸入模塊本設(shè)計中總共有5個按件輸入。分別設(shè)為 key1, key2, key3, key4, key5。其中key1, key2, key3, key4 為設(shè)定值輸入鍵，分別為加0.57，減0.57，加5.7，減5.7。 key5為電機開關(guān)控制鍵。兩個輸入模塊的程序設(shè)計有所不同，F(xiàn)PGA對key1, key2, key3, key4的識別為輸入信號電平的判斷，進(jìn)程的始終信號為1HZ，通過檢測時鐘信號上升沿時輸入信號的電平高低來做出反應(yīng)，當(dāng)按鍵未按下時輸入信號為高電平，時鐘上升沿時參數(shù)設(shè)置條件不成立。當(dāng)按鍵按下時，輸入信號為

35、低電平，時鐘信號上升沿時參數(shù)設(shè)置條件成立，設(shè)定值隨時鐘上升沿到來而按一定步進(jìn)加或減。對于key5的檢測，是通過檢測輸入信號的邊沿跳變來實現(xiàn)的，既然是檢測邊沿跳變，則需要加消抖電路濾除干擾。當(dāng)檢測到輸入信號的下降沿時，立即取反內(nèi)部信號 POWER ，當(dāng)POWER 為1時 電機開，當(dāng)POWER為0時，電機關(guān)，系統(tǒng)上電時初始化信號POWER 默認(rèn)為0 ，即電機關(guān)狀態(tài)。 key1, key2, key3, key4控制進(jìn)程代碼如下： -*process(CLK_ANJIAN)-按鍵變化的時間begin if CLK_ANJIANevent and CLK_ANJIAN=1 then if key1=1

36、 then sheding=sheding+57； elsif key2=1 then sheding=sheding-57; elsif key3=1 then sheding=sheding+570; elsif key4=1 then sheding=sheding-570; end if ;end if;end process;-*key5控制進(jìn)程代碼如下：process(key5)begin if key5event and key5=1 then power= not power;end if;end process; 第四章核心器件及開發(fā)環(huán)境的介紹4.1 FPGA核心板的介紹在在

37、本系統(tǒng)是基于Altera 公司的 Cyclone II 系列的 EP2C5Q208C8 FPGA芯片12，該芯片內(nèi)部有4608個邏輯單元，2個PLL，5個18比特乘18比特乘法器。核心板的外部輸入的有源晶振為50MHZ。圖4-1為EP2C5Q208C8 FPGA芯片的資源結(jié)構(gòu)圖。Altera 在大獲成功的第一代Cyclone 系列的基礎(chǔ)上，開發(fā)了90nm低k絕緣工藝，1.2V SRAM工藝設(shè)計，在300mm 圓晶片上生產(chǎn)的Cylclone II FPGA。Cylclone II FPGA具有很高的性能和極低的功耗，而價格和ASIC相當(dāng)，能夠提供多種功能，為價格敏感的應(yīng)用工大批量產(chǎn)品解決方案。C

38、ylclone II 器件是汽車、通信、消費類、視頻處理、測試和測量以及其他終端市場解決方案的理想選擇。用戶可以單獨使用Cylclone II FPGA 或者作為數(shù)字信號處理（DSP）協(xié)處理器使用，提高DSP應(yīng)用的性價比。Cylclone II 期間含有經(jīng)過優(yōu)化的多種DSP特性，由altera 全面的DSP流程提供支持。Cylclone II DSP 支持包括：18*18乘法器多大150個片內(nèi)嵌入式存儲器高達(dá)1.1MbitsDSP IP 核Math Work 的Simulink和MATLAB軟件DSP Builder 接口Cylclone II 版DSP開發(fā)、套件Cylclone II 器件提

39、供了4608到68416個邏輯單元，并具有一整套最佳的功能，包括嵌入式18比特乘18比特乘法器、專用外部存儲器接口電路、4Kbit嵌入式存儲器塊、鎖相環(huán)（PLL）和高速差分I/O能力。 圖 41 EP2C5Q208C8 的資源結(jié)構(gòu)圖。4.2四電壓比較器LM339簡介LM339集成塊內(nèi)部裝有四個獨立的電壓比較器13，該電壓比較器的特點是：1）失調(diào)電壓小，典型值為2mV；2）電源電壓范圍寬，單電源為2-36V，雙電源電壓為1V-18V；3）對比較信號源的內(nèi)阻限制較寬；4）共模范圍很大，為0（Ucc-1.5V）Vo；5）差動輸入電壓范圍較大，大到可以等于電源電壓；6）輸出端電位可靈活方便地選用。 L

40、M339集成塊采用C-14型封裝，圖42為外型及管腳排列圖。由于LM339使用靈活，應(yīng)用廣泛，所以世界上各大IC生產(chǎn)廠、公司竟相推出自己的四比較器，如IR2339、ANI339、SF339等，它們的參數(shù)基本一致，可互換使用。 圖 42 LM339的外型及管腳排列圖LM339類似于增益不可調(diào)的運算放大器。每個比較器有兩個輸入端和一個輸出端。兩個輸入端一個稱為同相輸入端，用“+”表示，另一個稱為反相輸入端，用“-”表示。用作比較兩個電壓時，任意一個輸入端加一個固定電壓做參考電壓（也稱為門限電平，它可選擇LM339輸入共模范圍的任何一點），另一端加一個待比較的信號電壓。當(dāng)“+”端電壓高于“-”端時，

41、輸出管截止，相當(dāng)于輸出端開路。當(dāng)“-”端電壓高于“+”端時，輸出管飽和，相當(dāng)于輸出端接低電位。兩個輸入端電壓差別大于10mV就能確保輸出能從一種狀態(tài)可靠地轉(zhuǎn)換到另一種狀態(tài)，因此，把LM339用在弱信號檢測等場合是比較理想的。LM339的輸出端相當(dāng)于一只不接集電極電阻的晶體三極管，在使用時輸出端到正電源一般須接一只電阻（稱為上拉電阻，選3-15K）。選不同阻值的上拉電阻會影響輸出端高電位的值。因為當(dāng)輸出晶體三極管截止時，它的集電極電壓基本上取決于上拉電阻與負(fù)載的值。另外，各比較器的輸出端允許連接在一起使用。在本設(shè)計中，比較器的接法為單限比較器電路，單限比較器的標(biāo)準(zhǔn)接法為下圖：圖 43 單限比較器

42、的標(biāo)準(zhǔn)接法4.3開發(fā)環(huán)境 Quartus II 7.0 介紹Quartus II 7.014是Altera 提供的FPGA/CPLD 開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯期間供應(yīng)商之一。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAP+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus II 上能完成整個基于VHDL等硬件描述語言的至頂向下的設(shè)計流程，它提供一種與結(jié)構(gòu)武官的設(shè)計環(huán)境，使設(shè)計者能方便的進(jìn)行輸入、快速處理和器件編程。Altera 的Quartus II 提供完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要

43、，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。Quartus II設(shè)計工具完全支持VHDL,Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL，Verilog 邏輯綜合器。Quartus II 也可以利用第三方的綜合工具，如Leonardo Specturm 、Sysplify Pro 、FPGA Complier II，并能直接調(diào)用這些工具。同樣，Quartus II 具備仿真功能，同時也支持第三方的仿真工具，如Modelsim。此外，Quartus II 與MATLAB 和DSP Builder

44、 結(jié)合，可以進(jìn)行基于FPGA的DSP 系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析綜合器（Analysis&Systhesis）、適配器（Fitter）、裝配器（Assembler）、時序分析器(Timing Analyzer)、設(shè)計輔助模塊(Design Assistant)、EDA網(wǎng)表文件生成器（EDA Netlist Writer）、編輯數(shù)據(jù)接口（Complier Darabase Interface）等?？梢酝ㄟ^選擇 Start Compliation 來運行所有的編譯器模塊，也可以通過Start單獨運行各個模塊。還

45、可以通過選擇Complier Tool(Tools菜單)，在Compiler Tool窗口中運行該模塊來啟動編譯器模塊。在Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。此外，Quartus II 還包括許多十分有用的LPM（Library of Parameteriterized Modules）模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)件的重要組成部分，也可在Quartus II中與普通設(shè)計文件一起使用，Altera提供的LPM函數(shù)均基于Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計。在許多實用情況中，必須使用宏功能模塊才可以使用一些Altera 特定器件的硬件功能。例

46、如各類片上存儲器、DSP模塊、LVDS驅(qū)動器、PLL以及SERDES和DDIO電路模塊等。第五章 系統(tǒng)調(diào)試5.1 硬件電路的調(diào)試5.1.1 電源電路 對系統(tǒng)進(jìn)行調(diào)試時，發(fā)現(xiàn)內(nèi)部電路讀不到電機轉(zhuǎn)動發(fā)出的脈沖，在排除電路設(shè)計錯誤及LM339芯片燒壞的情況下，懷疑是電源帶來的干擾。用示波器觀察LM339的 第1腳輸出電壓波形（1腳輸出即為反應(yīng)電機轉(zhuǎn)速的連續(xù)脈沖）。發(fā)現(xiàn)輸出的方波嚴(yán)重失真，波形受干擾很大，導(dǎo)致內(nèi)部頻率計讀不到輸入腳的電平跳變。經(jīng)分析認(rèn)為是電源雜波干擾對LM339芯片的干擾，解決的辦法是在LM339的電源腳接退藕電容，并連470uf 電解電容和瓷片電容0.1 uf各一個。電路接上后，用示

47、波器觀察LM339第1腳輸出電壓，轉(zhuǎn)動電機得到頻率隨電機轉(zhuǎn)速變化的漂亮干凈的方波。 另外，在測試系統(tǒng)工作狀態(tài)時，發(fā)現(xiàn)電機轉(zhuǎn)速在輸出PWM波形占空比不變時，測量到的轉(zhuǎn)速不穩(wěn)定。而理論上當(dāng)占空比不變的時候，輸出的平均電壓是恒定的，電機的轉(zhuǎn)速應(yīng)穩(wěn)定工作。經(jīng)分析認(rèn)為是電源電路不穩(wěn)定造成電壓波動，供電機工作的電源與系統(tǒng)控制器電源共用同一電源，從而導(dǎo)致兩電源之間相互干擾。解決的辦法是采用光電耦合器將2個電路獨立開來，用2個獨立的電源供電，互不干擾，通過光電偶合器來控制電機。電路改良后發(fā)現(xiàn)消除了原來的干擾，系統(tǒng)穩(wěn)定工作。5.1.2 顯示電路的調(diào)試數(shù)碼管顯示過亮，消耗導(dǎo)致系統(tǒng)消耗電流太大，會導(dǎo)致系統(tǒng)工作電源不

48、穩(wěn)定，且數(shù)碼管顯示過亮從視覺上給操作用戶帶來不便。于是將接入到數(shù)碼管段碼的限流電阻加大，將原來150的限流電阻改為470 ，解決了以上現(xiàn)象。5.2 系統(tǒng)軟件調(diào)試5.2.1消抖電路參數(shù)的調(diào)整本設(shè)計中2種不同的信號輸入需要消抖，一是按鍵輸入的消抖；另一個是LM339第1腳輸出信號接入到FPGA的I/O口，該信號反映電機轉(zhuǎn)速及其變化。在沒有經(jīng)過消抖電路的按鍵輸入，由于按鍵輸入的機械抖動，輸入得到的信號抖動得很厲害很不穩(wěn)定，不利于控制。對反映電機轉(zhuǎn)速的消抖尤其重要，消抖不當(dāng)將會導(dǎo)致頻率計得到的數(shù)據(jù)因為抖動的干擾而發(fā)生錯誤。測量不到確定的頻率值。消抖的參數(shù)取值不當(dāng)將得到誤差較大的頻率值，只有參數(shù)設(shè)定在一定的范圍內(nèi)頻率計才能讀到精確的頻率值，具體參數(shù)設(shè)定請參考3.1節(jié) 頻率計的設(shè)計。按鍵輸入的消抖參數(shù)則沒那么嚴(yán)格，參數(shù)通過變化不同的參數(shù)值比較得出效果交好的數(shù)值。具體可參考 消抖進(jìn)程VHDL代碼及其仿真波形。5.2.2 PWM波形參數(shù)的設(shè)計PWM的參數(shù)主要有頻率、占空比調(diào)節(jié)步進(jìn)、響應(yīng)速度等。這些參數(shù)的確定決定了本系統(tǒng)工作的性能。這也是本設(shè)計中主要研究的方向。高頻率的PWM