AD9852中文資料

1、AD9852的引腳說明：D7D0: Pin18，并行編程模式下的8位并行數(shù)據(jù)I/O口。A0A5: Pin1419，并行編程模式下的6位并行地址口。其中，Pin 17與串行通信的復(fù)位端復(fù)用，Pin18與串行數(shù)據(jù)輸出口復(fù)用(3線模式)，Pin19與串行數(shù)據(jù)I/O口復(fù)用(2線模式)。DVDD: Pin9,10,23,24,25,73,74,79,80，數(shù)字電路電源端，相對于數(shù)字地3.3V供電，3.135V3.465V可保證設(shè)計指標(biāo)。DGND: Pinll,12,26,27,28,72,75,76,77,78，數(shù)字地。AVDD: Pin31,32,37,38,44,50,54,60,65，模擬電路電源

2、端，相對于模擬地3.3V供電，3.135V3.465V可保證設(shè)計指標(biāo)。電路設(shè)計時，應(yīng)加強(qiáng)DVDD和AVDD之間的去藕，以防噪聲相互串?dāng)_。AGND: Pin33,34,39,40,41,45,46,47,53,59,62,66,67，模擬地。NC: Pin13,35,57,58,63，內(nèi)部無連接的引腳，布線時可以懸空。I/O UD: Pin20，頻率更新端口。要向AD9852寄存器內(nèi)寫數(shù)據(jù)，先是寫到端口的緩沖器里，等工作模式所需的數(shù)據(jù)寫完后，再在此引腳上加一持續(xù)至少8個系統(tǒng)時鐘周期的高電平，使DDS芯片按照所設(shè)置的方式運行。頻率更新也可以設(shè)置成內(nèi)部更新模式，這時DDS按照UDC寄存器設(shè)置的值定時

3、自動更新頻率，同時輸出持續(xù)8個系統(tǒng)時鐘周期高電平的同步信號。WRB/SCLK: Pin21，并行模式下的讀控制端，與串行模式時鐘信號輸入端復(fù)用。RDB/CSB: Pin22，并行模式下的寫控制端，與串行模式片選端復(fù)用。FSK/BPSK/HOLD: Pin29，多功能復(fù)用引腳。FSK工作模式下，低電平選擇頻率F1，高電平選F2; BPSK模式時，低電平選相位1，高電平選相位2 ; Chirp模式時，高電平使DDS輸出保持當(dāng)前頻率。SHAPED KEYING: Pin30，高電平使DDS輸出有一個調(diào)幅過程，若電路設(shè)計為低電平，DDS將沒有輸出。VOUT: Pin36，高速比較器輸出端。VINP:

4、Pin42，比較器正電壓輸入端。VINN: Pin43，比較器負(fù)電壓輸入端。IOUTl: Pin48，余弦DAC單極電流輸出端。IOUTIB: Pin49，余弦DAC單極電流互補輸出端。IOUT2B : Pins 51，控制DAC單極電流互補輸出端。IOUT2: Pin52，控制DAC單極電流輸出端。DACBP: Pin55， DAC旁路電容連接端。從該端口串接一0.01 uF電容到AVDD可以改變SFDR性能。DAC RSET: Pin56， DAC滿幅輸出設(shè)置:RsET=39.9/IouT。PLL FILTER: Pin61，串接1.3k。電阻和0.01 uF到AVDD(Pin60)，構(gòu)成

5、參考源倍頻PLL環(huán)路濾波器的零補償網(wǎng)絡(luò)。DIFF CLK: Pin64，差分時鐘使能端，高電平有效。AD9852的時鐘輸入有兩種方式:單端正弦輸入和差分輸入，具體采用哪一種方式，通過它來選擇。REFCLKB: Pin68，差分時鐘的互補輸入端。REFCLK: Pin69，單端時鐘信號輸入或差分時鐘的另一輸入端。S/P SELECT: Pin70，編程模式選擇端。邏輯高選擇并行模式。MASTER RESET: Pin71AD9852的復(fù)位端，持續(xù) 10個系統(tǒng)時鐘周期的高電平可以準(zhǔn)確復(fù)位，內(nèi)部寄存器的狀態(tài)為缺省狀態(tài)。DDS模塊設(shè)計DDS模塊的設(shè)計是本系統(tǒng)的重點，也是本章闡述的重點。DDS模塊主要是

6、圍繞芯片AD9852進(jìn)行設(shè)計的，設(shè)計要求既要滿足性能指標(biāo)，還要求優(yōu)化電路，減小電路面積，否則13路DDS共同存在會使系統(tǒng)體積顯得較大。下面先介紹AD9852的基本特性。4.2.1 AD9852介紹圖4-2 AD9852功能結(jié)構(gòu)框圖chart4-2 AD9852 function and structure 如圖4-2所示，AD9852內(nèi)部包括一個具有48位相位累加器、一個可編程時鐘倍頻器、一個反sinc濾波器、兩個12位300MHz DAC，一個高速模擬比較器以及接口邏輯電路。其主要性能特點如下：1. 高達(dá)300MHz的系統(tǒng)時鐘；2. 能輸出一般調(diào)制信號，F(xiàn)SK，BPSK，PSK，CHIRP，

7、AM等；3. 100MHz時具有80dB的信噪比；4. 內(nèi)部有4*到20*的可編程時鐘倍頻器；5. 兩個48位頻率控制字寄存器，能夠?qū)崿F(xiàn)很高的頻率分辨率。6. 兩個14位相位偏置寄存器，提供初始相位設(shè)置。7. 帶有100MHz的8位并行數(shù)據(jù)傳輸口或10MHz的串行數(shù)據(jù)傳輸口。AD9852的芯片封裝圖如下： 圖4-3 AD9852芯片封裝圖chart4-3 AD9852 chip encapsulationAD9852有40個程序寄存器，對AD9852的控制就是對這些程序寄存器寫數(shù)據(jù)實現(xiàn)的。表4-1 AD9852并行接口寄存器功能Table 4-1 AD9852 parallel interfa

8、ce registers function 并行地址寄存器功能默認(rèn)值0x000x01相位寄存器#1<13:8>(15,14位無效)相位寄存器#1<7:0>0x000x000x020x03相位寄存器#2<13:8>(15,14位無效)相位寄存器#2<7:0>0x000x000x040x050x060x070x080x09頻率轉(zhuǎn)換字#1<47:40>頻率轉(zhuǎn)換字#1<39:32>頻率轉(zhuǎn)換字#1<31:24>頻率轉(zhuǎn)換字#1<23:16>頻率轉(zhuǎn)換字#1<15:8>頻率轉(zhuǎn)換字#1<7:0>

9、;0x000x000x000x000x000x000x0A0x0B0x0C0x0D0x0E0x0F頻率轉(zhuǎn)換字#1<47:40>頻率轉(zhuǎn)換字#1<39:32>頻率轉(zhuǎn)換字#1<31:24>頻率轉(zhuǎn)換字#1<23:16>頻率轉(zhuǎn)換字#1<15:8>頻率轉(zhuǎn)換字#1<7:0>0x000x000x000x000x000x000x100x110x120x130x140x15三角頻率字<47:40>三角頻率字<39:32>三角頻率字<31:24>三角頻率字<23:16>三角頻率字<15:8&

10、gt;三角頻率字<7:0>0x000x000x000x000x000x000x160x170x180x19更新時鐘計數(shù)器<31:24>更新時鐘計數(shù)器<23:16>更新時鐘計數(shù)器<15:8>更新時鐘計數(shù)器<7:0>0x000x000x000x400x1A0x1B0x1C邊沿速率計數(shù)器<19:16>(23,22,21,20不起作用)邊沿速率計數(shù)器<15:8>邊沿速率計數(shù)器<7:0>0x000x000x000x1D0x1E0x1F0x20節(jié)電控制時鐘倍頻控制器DDS模式控制與累加器清零控制傳輸模式，和OS

11、K控制0x000x640x200x200x210x22輸出幅度乘法器I<11:8>(15,14,13,12不起作用)輸出幅度乘法器I<7:0>0x000x000x230x24輸出幅度乘法器Q<11:8>(15,14,13,12不起作用)輸出幅度乘法器Q<7:0>0x000x000x25輸出邊沿變化率控制器<7:0>0x800x260x27QDAC,Q通道D/A輸入<11:8>QDAC，Q通道D/A輸入<7:0>0x000x00表4-2 AD9852控制寄存器功能Table 5-2 AD9852 control

12、registers function 地址默認(rèn)值0x1D N NN比較器0控制DACI通道DAC數(shù)字部分0x00 0x1E NPLL范圍PLL低通倍頻位倍頻位倍頻位倍頻位倍頻位0x64 0x1F ACC1清零ACC清零Triangle N模式位 2模式位 2模式位 2 內(nèi)部更新0x01 0x20 N開輸出濾波OSK使能OSK模式 NN串行地位字節(jié)優(yōu)先SDO有效0x20 通過并行總線將數(shù)據(jù)寫入程序寄存器時，實際上只是暫存在I/O緩沖區(qū)中，只有提供更新信號，這些數(shù)據(jù)才會更新到程序寄存器。AD9852提供兩種更新方式，內(nèi)部更新和外部更新。內(nèi)部更新通過更新時鐘計數(shù)器完成，當(dāng)計數(shù)器計自減為零后會產(chǎn)生一個

13、內(nèi)部更新信號；外部更新需要在外部更新管腳上給與一個高電平脈沖。默認(rèn)的更新模式為內(nèi)部更新，可以通過設(shè)置控制寄存器0x1F的0位進(jìn)行修改。4.4.2 多AD9852應(yīng)用原理與方法多路相位可控信號源的設(shè)計關(guān)鍵是實現(xiàn)多路DDS模塊的相位的同步控制。要實現(xiàn)多路DDS相位同步，只需要在各DDS設(shè)置完成相位偏置后，提供一個使各路DDS同步工作的外部更新信號。根據(jù)這樣的工作原理，以AD9852為例，給出多路相位可控信號源的基本結(jié)構(gòu)。 圖4-4 多路DDS組成相位可控信號原理圖chart4-4 mult-DDS constitution and principium 圖4-4中左半部分是一個正確多路DDS的結(jié)構(gòu)

14、，由一個統(tǒng)一時鐘源提供參考時鐘，相位偏置通過并行或串行總線設(shè)置，其值保存于各路AD9852的緩沖寄存器中。通過統(tǒng)一的外部更新信號啟動各路DDS同步工作，從而實現(xiàn)了各路DDS信號之間以固定的相位差同步工作。參考時鐘的連線方式很重要，圖4-4右半部分給出了種錯誤的連接方式。參考時鐘到各DDS的距離不等，這就會引起各路DDS的參考時鐘不同步，從而也無法保證各路DDS的同步。此外外部更新信號Update雖然沒有必要嚴(yán)格的等長，但最好要與參考時鐘保證正確的時序，因為Update信號送入AD9852后會在內(nèi)部系統(tǒng)時鐘（由外部時鐘倍頻和鎖相得到）的上升沿觸發(fā)更新。各路DDS的Update信號與內(nèi)部系統(tǒng)時鐘有

15、可能出現(xiàn)一個時鐘周期的抖動，在這個系統(tǒng)時鐘的前后兩個時間點產(chǎn)生更新。Update信號與系統(tǒng)時鐘的時序要求如下：圖4-5a 單端外部參考時鐘輸入模式下更新信號時序chart 4-5a Update scheduling in single refer clock mode 圖4.5b 差分外部參考時鐘輸入模式時序更新信號時序chart 4-5a Update scheduling in differnece refer clock mode對于AD9852而言，其真正的相位值，是相位偏置值和相位累加器的輸出值的和，在對相位偏置值更新時，一定要保證相位累加器的值是確定的。最簡單的方法是在設(shè)置相位前

16、，將所有AD9852通過Master Reset信號重置，此時AD9852的寄存器恢復(fù)到默認(rèn)值（見表4-1）。下面步驟可完成對多個AD9852實現(xiàn)相位可控同步輸出：1，上電后給所有AD9852的復(fù)位信號管腳MasterRest提供一個長達(dá)10個系統(tǒng)時鐘的復(fù)位信號，此時所有AD9852的程序寄存器都恢復(fù)為默認(rèn)值。2,使用并行總線設(shè)置AD9852的特殊功能寄存器：a,更新模式設(shè)置為外部信號更新模式，且DDS工作在Single模式下，即寄存器0x1F=0x00；b,參考時鐘為30MHz,這里要獲得210MHz的系統(tǒng)時鐘，所以倍頻數(shù)設(shè)置為,由于超過200MHz,要開PLL低通，即寄存器0x1e=0x3

17、d；c,電源只打開I通道DAC和數(shù)字部分，寄存器0x1D=0x14；d,開輸出濾波，不用OSK功能，寄存器0x20=0x40;設(shè)置內(nèi)部更新時鐘，也可以不設(shè)置。3,所有的AD9852完成模式設(shè)置后，內(nèi)部更新時鐘寄存器計數(shù)到0時，步驟2的設(shè)置才真正更新。此時由于頻率控制字為0，因此相位累加器不工作，始終為0。4,按以上步驟完成所有AD9852的初始設(shè)置后，使用并行傳輸向各AD9852寫入頻率轉(zhuǎn)換字#1和相位偏置寄存器#1。5,完成所有AD9852的頻率和相位設(shè)置后，給一個全局的外部更新信號Update，此時各路AD9852就開始同步工作。注意Update信號的時序要求非常嚴(yán)格，最好滿足圖4.5的時

18、序。完成各路AD9852的初次同步輸出后，若改變頻率控制字，就不能在保證相位的正確設(shè)置了，此時可以設(shè)置特殊寄存器位ACC0(0x1F的6，7位)強(qiáng)制清零，然后再同步恢復(fù)的方式實現(xiàn)相位累加器輸出的同步。4.2.3 基于AD9852的DDS模塊的硬件結(jié)構(gòu)DDS模塊的設(shè)計要考慮兩大問題：一，由于要采用并行模式傳輸數(shù)據(jù)， AD9852沒有獨立的片選信號，因此要為該模塊添加總線隔離設(shè)備。二，AD9852的輸出比較合適的范圍為500mA峰值電壓，而要求是10峰值電壓輸出，因此在AD9852后端必須要加高頻放大電路，該放大路還能夠提供一定的電流功率輸出。圖中給出了DDS模塊的組成結(jié)構(gòu)，從左向右依次為采用74HC245的總線隔離器，隔離讀寫和其他控制信號；預(yù)留的低通濾波器，該低通濾波器采用9階巴特沃思低通濾波器，配合AD9852的升級版本AD9854使用；采用AD811組成的兩級運放，采用高頻大功率對管組成互補推挽式功放電路。圖4-6 DDS模塊的組成結(jié)構(gòu)chart 4-6 DDS madule structure AD9852的D/A輸出為電流源輸出，電流大小由56管腳（DAC Reset）連接的電阻決定，輸出電流的滿量程值為(4-1)AD9852輸出阻抗為DAC兩個輸出端的和輸出參考端得阻抗和，這里我們設(shè)計輸出端為100歐姆，輸出參考端為0