基于FPGA的DDR內(nèi)存條的控制研究與設(shè)計

1、基于fpga的ddr內(nèi)存條的控制研究與設(shè)計ddr內(nèi)存條是由多顆粒的ddr sdkam芯片互連組成，ddr sdram是雙數(shù)據(jù)率同步動態(tài)隨機存儲器的縮寫。ddr sdram采納雙數(shù)據(jù)速率接口，也就是在時鐘的正沿或負沿都需要對數(shù)據(jù)舉行采樣。在本設(shè)計中采納的內(nèi)存是hynix公司的lgb的hymd564m646cp6-j。內(nèi)存條的工作原理與單顆粒內(nèi)存芯片的工作原理一樣，主要的控制信號以及控制信號完成的主要功能如表1所示。以上的控制信號及地址信號都是由差分時鐘信號中ck的正沿觸發(fā)。ddr sdram必需根據(jù)一定的工作模式來完成初始化，完成初始化后才干進入到讀寫過程。ddr sdram的控制流程1所示。初

2、始化的過程為：(1)上電后，延時200us等待時鐘穩(wěn)定，然后將cke拉高，執(zhí)行一次nop或者deselect操作。(2)執(zhí)行一次precharge all操作。(3)設(shè)置擴展模式寄存器(bal為低電平ba0為高電平)使能dll。(4)設(shè)置模式寄存器(bal，ba0均為低電平)復(fù)位dll。(5)執(zhí)行一次pre-charge all命令。(6)再經(jīng)過2個自刷新(auto refresh)命令后再次設(shè)置模式寄存器設(shè)置操作模式。(7)延時200個周期才干舉行讀操作。ddr sdram的擴展模式寄存器和模式寄存器的定義2和圖3所示。完成初始化后進入圖1中的idel狀態(tài)，此時可以舉行讀寫操作。在舉行寫操作

3、時，首先要進入row active狀態(tài)，此時選中要操作的bank與row。然后執(zhí)行nop操作等待trcd的時光后可以進入寫狀態(tài)。2 內(nèi)存條設(shè)計因為ddr sdram采納的時鐘頻率較高，加上ddrsdram的數(shù)據(jù)率為時鐘速率的兩倍，ddr sdram對時鐘質(zhì)量的要求很高，必需保證時鐘升高沿的時光小于5的時鐘周期。ddr sdram的數(shù)據(jù)線與相對應(yīng)的數(shù)據(jù)采樣信號(dqs)的長度要盡量相等，來保證數(shù)據(jù)的采樣窗口盡量要大一些。因為信號質(zhì)量要求高，我們將全部的信號線都采納微電線和帶狀線來傳輸。用法和內(nèi)存條的ibis模型舉行來保證設(shè)計中信號的完整性，我們將信號分為3類，第一類，由fpga到ddr sdra

4、m的時鐘差分信號；其次類，由fpga到ddr sdram的控制線；第三類，fpga與ddr sdram之間的雙向傳輸線。對三類ibis模型的herperlinx仿真4：通過仿真我們可以確定3類信號線中帶狀線和微帶線板厚，銅厚，以及信號線的線寬，線長等參數(shù)。3 fpga對ddr sdram的控制本設(shè)計中用法的fpga是ara公司的cyclone ii系列的ep2c20f484c6。對內(nèi)存條的工作模式設(shè)置為bl=4，cl=3，7為fpga對ddr sd-ram的控制模塊框圖。其中，clkin為外部輸入的時鐘信號，為了使fpga到ddr sdram的兩對時鐘信號的質(zhì)量盡量好，用法fpga內(nèi)部的兩個鎖

5、相環(huán)輸出差分時鐘信號。為了保證鎖相環(huán)輸出的兩路差分信號相位全都，在設(shè)計時我們使晶振輸出到fpga兩個pll輸入的布線距離相等，為了保證兩個鎖相環(huán)輸出信號到達ddr sdram接口時相位全都，由fpga鎖相環(huán)輸出到ddr sdram的接口布線長度相等。控制模塊采納的工作模式是根據(jù)圖2所示的狀態(tài)來跳轉(zhuǎn)，上電以后首先是對ddr sdram舉行初始化，初始化完成以后就可以進出等待工作的狀態(tài)。此時刷新計數(shù)器開頭計數(shù)，等待78 us后給出刷新哀求，在空閑狀態(tài)時(idel)刷新哀求的優(yōu)先級最高，響應(yīng)刷新哀求后執(zhí)行refr-esh命令同時復(fù)位刷新計數(shù)器。初始化后假如fif00的讀空標(biāo)記為o解釋fif00中有數(shù)

6、據(jù)，此時可以進入到寫狀態(tài)。因為采納的是bl=4的工作狀態(tài)，寫操作每次都寫入4個64位的數(shù)。所以，我們將輸入的數(shù)據(jù)舉行并位成256位的數(shù)，每次寫操作只需要從fif00中讀出一個256位的數(shù)。假設(shè)我們采納1oomhz的時鐘，每寫4個64位的數(shù)也許需要10個時鐘周期。假如輸入的數(shù)據(jù)位寬為16位，那么由外部傳給fpga的數(shù)據(jù)率要小于160 mhz。寫操作完成的時候進入空閑狀態(tài)，等待刷新標(biāo)記或者讀空標(biāo)記。讀的時候需要等待系統(tǒng)發(fā)出讀指令(read)，然后進入讀狀態(tài)，讀出的數(shù)據(jù)由ddrout127：o送到fif01和fif02中。通過控制fif01和fif02的寫哀求信號來實現(xiàn)將數(shù)據(jù)分離寫入。讀的時候bl=

7、4每次讀出4個64位數(shù)，執(zhí)行一次讀操作大約需要10個時鐘周期。假如輸出的數(shù)據(jù)位寬為16位，那么數(shù)據(jù)由fpga向外傳輸?shù)乃俾室∮?60 mhzo控制模塊在讀寫內(nèi)存條的時候控制數(shù)據(jù)模塊來實現(xiàn)數(shù)據(jù)率為時鐘速度的兩倍，數(shù)據(jù)模塊用法兩個時鐘一個是系統(tǒng)時鐘一個是2倍的系統(tǒng)時鐘。由于ddr sdram的控制相對復(fù)雜，我們可以用法內(nèi)存條的vefilog模型，通過對內(nèi)存條的vefilog仿真，我們可以知道自己程序的正確性，圖8為modelsim中的仿真波形。假如仿真過程正確，我就可以對程序舉行編譯，布局布線，然后下載到fpga中，因為布局布線的延時，輸出的信號波形與仿真波形不全都，此時，可以通過調(diào)節(jié)fpga內(nèi)部的鎖相環(huán)來調(diào)節(jié)時序，實現(xiàn)對內(nèi)存條的控制。4 結(jié)束語通過介紹內(nèi)存條的工作原理，以及內(nèi)存條電路設(shè)計時的注重事項的介紹，我們可以更合理的實