基于FPGA的數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn)

1、基于fpga的數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn)在信息信號(hào)處理過(guò)程中,如對(duì)信號(hào)的過(guò)濾、檢測(cè)、預(yù)測(cè)等,都要用法到,數(shù)字濾波器是數(shù)字信號(hào)處理中用法最廣泛的一種辦法,常用的數(shù)字濾波器有無(wú)限長(zhǎng)單位脈沖響應(yīng)（iir）濾波器和有限長(zhǎng)單位脈沖響應(yīng)（fir）濾波器兩種。對(duì)于應(yīng)用設(shè)計(jì)者,因?yàn)殚_(kāi)發(fā)速度和效率的要求很高,短期內(nèi)不行能全面了解數(shù)字濾波器相關(guān)的優(yōu)化技術(shù),需要花費(fèi)很大的精力才干使設(shè)計(jì)出的濾波器在速度、資源利用、性能上趨于較優(yōu)。而采納調(diào)試好的ip核需要向公司購(gòu)買(mǎi)。本文采納了一種基于 builder的設(shè)計(jì)辦法,以一個(gè)低通的16階fir濾波器的實(shí)現(xiàn)為例,通過(guò)生成的濾波器頂層模塊文件與a/d模塊文件設(shè)計(jì),在聯(lián)星科技的nc-2

2、000c試驗(yàn)箱上驗(yàn)證了利用該辦法設(shè)計(jì)的數(shù)字濾波器工作正確牢靠,能滿(mǎn)足設(shè)計(jì)要求。1 fir濾波器的參數(shù)設(shè)計(jì)1.1 設(shè)計(jì)要求數(shù)字濾波器事實(shí)上是一個(gè)采納有限精度算法實(shí)現(xiàn)的線性非時(shí)變離散系統(tǒng),它的設(shè)計(jì)步驟為先按照需要確定其性能指標(biāo),設(shè)計(jì)一個(gè)系統(tǒng)函數(shù)h（z）靠近所需要的技術(shù)指標(biāo),最后采納有限精度算法實(shí)現(xiàn)。本系統(tǒng)的設(shè)計(jì)指標(biāo)為：設(shè)計(jì)一個(gè)16階的低通fir濾波器,對(duì)模擬信號(hào)的采樣頻率fs為48khz,要求信號(hào)的截止頻率fc=10.8khz,輸入序列為寬為9位（最寬位為符號(hào)位）。1.2 fir濾波器的參數(shù)選取設(shè)計(jì)頻率挑選性數(shù)字濾波器時(shí),通常希翼能有近似恒定的頻響幅度,并盡量減小通帶內(nèi)的相位失真,斜率為整數(shù)的線性

3、相位對(duì)應(yīng)于時(shí)域中容易的延時(shí),他在頻域中可將相位失真降低到最小的程度,用matlab提供的濾波器設(shè)計(jì)的特地工具箱-fdatool設(shè)計(jì)濾波器,滿(mǎn)足要求的fir濾波器幅頻特性,1所示。2 數(shù)字濾波器的dsp builder設(shè)計(jì)2.1 dsp builder介紹dsp builer是altera推出的一個(gè)數(shù)字信號(hào)處理（dsp）開(kāi)發(fā)工具,他在 ii fpga設(shè)計(jì)環(huán)境中集成了的matlab和simulink dsp開(kāi)發(fā)軟件。對(duì)dsp builder而言,包括dsp系統(tǒng)的建模,系統(tǒng)級(jí)仿真、設(shè)計(jì)模型向硬件描述語(yǔ)言代碼的轉(zhuǎn)換、rtl（register transfer level,規(guī)律綜合）級(jí)功能仿真測(cè)試、編譯

4、適配和布局布線、時(shí)序?qū)崟r(shí)仿真直至對(duì)dsp目標(biāo)器件的編程配置,囫圇開(kāi)發(fā)流程幾乎可以在頂層的開(kāi)發(fā)工具matlab/simulink同一環(huán)境中完成。2.2 fir 濾波器算法模型建立按照f(shuō)ir濾波器原理,可以利用fpga來(lái)實(shí)現(xiàn)fir濾波電路,dsp builder設(shè)計(jì)流程的第一步是在matlab/simulink中舉行設(shè)計(jì)輸入,即matlab的simulink環(huán)境中建立一個(gè)mdl模型文件,用圖形方式調(diào)用altera dsp builder和其他的simulink庫(kù)中的圖形模塊,構(gòu)成系統(tǒng)級(jí)或算法級(jí)設(shè)計(jì)框圖（或稱(chēng)simulink建模）。2.3 基于dsp builder的系統(tǒng)級(jí)仿真輸入信號(hào)采納頻率分離為

5、f1=8khz和f2=16khz的兩個(gè)正弦信號(hào)舉行疊加,其中的仿真波形2所示,從fir濾波電路的仿真結(jié)果看出,輸入信號(hào)通過(guò)濾波器后輸出基本上變成單頻率的正弦信號(hào),至此完成了模型仿真。3 基于 fpga的數(shù)字濾波器的實(shí)現(xiàn)3.1 運(yùn)用modelsim舉行功能仿真在dsp builder中舉行的仿真是屬于系統(tǒng)驗(yàn)證性質(zhì)的,是對(duì)mdl文件舉行的仿真,并沒(méi)有對(duì)生成的vhdl代碼舉行過(guò)仿真。實(shí)際上,生成vhdl描述是rtl級(jí)的,是針對(duì)詳細(xì)的硬件結(jié)構(gòu)的,這兩者之間有可能存在軟件理解上的差異,轉(zhuǎn)換后的vhdl代碼實(shí)現(xiàn)可能與mdl模型描述的狀況不徹低相符,這就需要針對(duì)生成的rtl級(jí)vhdl代碼舉行功能仿真。我們利

6、用modelsim來(lái)對(duì)生成的vhdl代碼舉行功能仿真。設(shè)置輸入輸出信號(hào)均為模擬形式,浮現(xiàn)3所示的仿真波形,可以看到這與simulink里的仿真結(jié)果基本全都。即可在quartus ii環(huán)境下的硬件設(shè)計(jì)。3.2 在fpga器件中實(shí)現(xiàn)fir濾波器用fpga實(shí)現(xiàn)的數(shù)字濾波器處理的是數(shù)字信號(hào),在實(shí)際應(yīng)用中,首先就要用a/d轉(zhuǎn)化器對(duì)模擬信號(hào)舉行采樣與量化。傳統(tǒng)的辦法多數(shù)是用cpu或完成的,缺點(diǎn)是控制周期長(zhǎng),速度慢。而利用同步時(shí)序狀態(tài)機(jī)來(lái)控制a/d采樣是一種既容易牢靠,又能顯著提高采樣周期的行之有效的辦法。在quartus ii環(huán)境通過(guò)vhdl語(yǔ)言按要求設(shè)計(jì)該狀態(tài)機(jī)并轉(zhuǎn)換為.bsf文件;打開(kāi)dsp builder建立的quartus ii項(xiàng)目文件fir.qpf及fir.vhd并轉(zhuǎn)換為相應(yīng)的.bsf文件,由此可以得到對(duì)應(yīng)設(shè)計(jì)的模塊,4所示,調(diào)用這兩個(gè)模塊建立新的頂層原理圖文件,在軟件環(huán)境里通過(guò)時(shí)序仿真,指定器件管腳、舉行編譯、最后下載到試驗(yàn)箱的ep1k10tc100-3器件中。4 結(jié)語(yǔ)用產(chǎn)生所要求的兩個(gè)不同頻率的正弦信號(hào),就可以上看到濾