CMOS數(shù)字集成電路設(shè)計(jì)_八位加法器實(shí)驗(yàn)報(bào)告

1、CMOS數(shù)字集成電路設(shè)計(jì) 課程設(shè)計(jì)報(bào)告*業(yè)：*院:*姓 名： Wang Ke qin指導(dǎo)老師：*號(hào)：*期： 2012-5-301、 設(shè)計(jì)要求 12、 設(shè)計(jì)思路 13、 電路設(shè)計(jì)與驗(yàn)證 1( 一)1 位全加器的電路設(shè)計(jì)與驗(yàn)證 11) 原理圖設(shè)計(jì) 12) 生成符號(hào)圖 23) 建立測(cè)試激勵(lì)源 24) 測(cè)試電路 35) 波形仿真 4(二)4位全加器的電路設(shè)計(jì)與驗(yàn)證 41) 原理圖設(shè)計(jì) 42) 生成符號(hào)圖 53) 建立測(cè)試激勵(lì)源 54) 測(cè)試電路 65) 波形仿真 6(三)8位全加器的電路設(shè)計(jì)與驗(yàn)證 71) 原理圖設(shè)計(jì) 72) 生成符號(hào)圖 73) 測(cè)試激勵(lì)源 84) 測(cè)試電路 85) 波形仿真 96)

2、電路參數(shù) 11四、版圖設(shè)計(jì)與驗(yàn)證 13(一 )1 位全加器的版圖設(shè)計(jì)與驗(yàn)證 131) 1 位全加器的版圖設(shè)計(jì) 132) 1位全加器的DRCB則3證133) 1位全加器的LVS驗(yàn)證 144) 錯(cuò)誤及解決辦法 14(二 )4位全加器的版圖設(shè)計(jì)與驗(yàn)證 151) 4位全加器的版圖設(shè)計(jì) 152) 4位全加器的DRCB則3證153) 4位全加器的LVS驗(yàn)證164) 錯(cuò)誤及解決辦法 16(三 )8位全加器的版圖設(shè)計(jì)與驗(yàn)證 161) 8位全加器的版圖設(shè)計(jì) 162) 8位全加器的DRCB則3證173) 8位全加器的LVS驗(yàn)證174) 錯(cuò)誤及解決辦法 18五、設(shè)計(jì)總結(jié) 18設(shè)計(jì)要求本次設(shè)計(jì)要現(xiàn)一個(gè)8位的加法器，通

3、過(guò)從前端到后端的設(shè)計(jì)過(guò)程，了解數(shù)字 集成電路設(shè)計(jì)流程，熟悉Linux系統(tǒng)及其相關(guān)軟件icfb的使用，加深對(duì)數(shù)字集成 電路前端設(shè)計(jì)的認(rèn)識(shí)。設(shè)計(jì)思路基本單元選用復(fù)雜cmos電路實(shí)現(xiàn)的一位全加器，采用pmos與nmos網(wǎng)絡(luò)完 全對(duì)偶的mirror型，將四個(gè)1位全加器級(jí)聯(lián)成一個(gè)4位加法器，再將兩個(gè)4位全 加器級(jí)聯(lián)成一個(gè)8位全加器。C 口二 CgB3 A2 B工A B-| A。BoFigure2-1 1位加法器級(jí)聯(lián)圖如圖Fig.1所示，四個(gè)1位加法器級(jí)聯(lián)成一個(gè)4位加法器的級(jí)聯(lián)圖。這種電 路的好處是將每前一級(jí)的 Cin與后一級(jí)的Cout直接級(jí)聯(lián)，連接比較方便，電路 比較好設(shè)計(jì)。版圖設(shè)計(jì)也相對(duì)較簡(jiǎn)單，畫出一

4、位全加器的版圖，多位全加器的版 圖就迎刃而解。由于采用直接級(jí)聯(lián)，前一級(jí)的輸出延時(shí)要累加到后一級(jí)的輸入進(jìn) 位中，最后會(huì)導(dǎo)致級(jí)聯(lián)越多，延時(shí)越多。為了提高性能，可以采用曼徹斯特進(jìn)位 鏈或是進(jìn)位旁路。由于是初次接觸icfb,對(duì)版圖還不是太了解，本次試驗(yàn)采用最 簡(jiǎn)單的直接級(jí)聯(lián)形式。三、電路設(shè)計(jì)與驗(yàn)證（一）1位全加器的電路設(shè)計(jì)與驗(yàn)證1）原理圖設(shè)計(jì)*1Figure3-1 1位全加器的原理圖（鏡像型）如圖Fig.3-1所示，為采用鏡像型1位全加器的原理圖。其中A、B為兩個(gè)輸 入信號(hào)也即兩個(gè)一位加數(shù)，Cin為前一位的進(jìn)位輸入信號(hào)，Co為當(dāng)前的進(jìn)位輸出 信號(hào)，So為和輸出信號(hào)。2）生成符號(hào)圖Figure3-2 1

5、位全加器的符號(hào)圖如圖Fig.3-2所示，為檢查并保存1位全加器原理圖后生成的符號(hào)圖，左側(cè)為輸入信號(hào)A、B、Cin,右側(cè)為輸出信號(hào)，Co和Sd.adder3）建立測(cè)試激勵(lì)源為了驗(yàn)證原理圖是否滿足邏輯要求，新建一個(gè)關(guān)于激勵(lì)源的cell view,建立functional文件，編輯測(cè)試激勵(lì)源的verilog文件，遍歷真值表，并生成相應(yīng)的符 號(hào)。cydl u 髭projcc 1利口 ng 加01，=/。力£_|1_?；?口 力B-erlluy HDL fur 'uriykeqifiZ"> "urie_Fiil l_diy- 'uiiutluricl

6、"t i 刖戶個(gè) ra f- tnsr/l inp豆"mdduLe one _FuI 1 idlg fa-b,c 1二 owtput m尸 t> f 二士 r*S a.- be* initial b&qm ei1 3 b-1? c=l;endalways beqiln林40 1;心應(yīng) W90 a-O；blj 韓律口 =l*b=l* end abe9i nttWU C=ll HUO G-Ojend/cnduiudijl cRnriwodulaFigure3-3 1位全加器的測(cè)試激勵(lì)如圖Fig.3-3所示，為用verilog編寫的1位全加器的測(cè)試激勵(lì)。初始狀態(tài)三

7、個(gè)輸入信號(hào)都設(shè)為1,之后給A、B、Cin賦值三個(gè)不同頻率的脈沖信號(hào)，能遍歷 三個(gè)輸入中，全0、全1、兩個(gè)1、一個(gè)1的所有情況。4）測(cè)試電路Figure3-4 1位全加器的測(cè)試電路（模擬）Figure3-5 1位全加器的測(cè)試電路（數(shù)模混合）如圖Fig.3-4,、Fig.3-5所示，為1位全加器的測(cè)試電路，F(xiàn)ig.3-4為加模擬信號(hào) 激勵(lì)，F(xiàn)ig.3-5為加數(shù)字信號(hào)激勵(lì)。從中比較可以看出，當(dāng)輸入信號(hào)較多時(shí)，才用 數(shù)目混合測(cè)試要比采用模擬激勵(lì)測(cè)試要方便，電路會(huì)簡(jiǎn)單些。所以在接下來(lái)的4位全加器和8位全加器測(cè)試電路中，均采用數(shù)?；旌戏绞?。5）波形仿真Figure3-6 1位全加器的仿真波形aFigure

8、3-7 1位全加器的仿真波形b如圖Fig.3-6,、Fig.3-7所示，為1位全加器的仿真波形圖。從圖 Fig.3-6中可以 看出，仿真波形結(jié)果與真值表相符合，從圖 Fig.3-7中可以看出1位全加器的延 時(shí)為0.1ns.（二）4位全加器的電路設(shè)計(jì)與驗(yàn)證1）原理圖設(shè)計(jì)Figure3-8 4位加法器的原理圖如圖Fig.3-8所示，為4位加法器的原理圖設(shè)計(jì)。4位加法器采用4個(gè)1 位加法器直接用聯(lián)，前一級(jí)的輸出直接連到下一級(jí)的輸入。左側(cè)為四位輸入 信號(hào)A3:0、B3:0和進(jìn)位輸入Cin,右側(cè)為四位輸出信號(hào)D3:0和進(jìn)位輸出 Co.2）生成符號(hào)圖Figure3-9 4位加法器的符號(hào)圖4_full_ad

9、der尸遏/-尸 CnZi F sLj- K 口 L sr-h3."t.i- Mh 1=4 ' 匕 JL 口"L t ->l " I111:ft 1 B.irtMa I- l lj*UtJ umjL ,H HO r: 一口士1 *dEly-= 匕 e i， in ,川cwdn b e a 1 «-i林門QPl a KI Oi* j4O t> 13 ? !Z J = 2 a ti-Z-i j，1.ai占yh1. i+外皂j l_ %. !- i m A u 且 vtn 匕。口 t e"4 ' t-L.-JLJf 4 &

10、#39; t .<11 E ;B L Fwanei 1 s 工 sfuZhzIlj 1 口 干 口 u r-_-F-i j 1 1 _ id I n C n 5 匕* c 二二，中l(wèi). ii 口 i iTJl lTijf p, e e/c*<31 nJ? 11 .* F口ul 、di| - ii aiB "機(jī)Il fl 口小心 JOA I 曰Figure3-104位全加器的測(cè)試激勵(lì)00L :4:工 LL Mws口 "4E = ；l.n*ULJ 4* FlG t如圖Fig.3-9所示，為檢查并保存4位全加器原理圖后生成的符號(hào)圖，左 側(cè)為輸入信號(hào)A3:0、B3:0、

11、Cin,右側(cè)為輸出信號(hào)，Co和D3:0。3）建立測(cè)試激勵(lì)源為驗(yàn)證原理圖是否滿足邏輯要求，新建一個(gè)關(guān)于激勵(lì)源的 cell view,建立 functional文件，編輯測(cè)試激勵(lì)源的verilog文件，遍歷真值表，并生成相應(yīng)的符 號(hào)。* q 口 口工：e> 1 = X，匕二,二二HSO bLJLsu J = 2 tiJj占了 Fb*"!如圖Fig.3-10所示，為用verilog編寫的4位全加器的測(cè)試激勵(lì)。初始狀態(tài)進(jìn) 位輸入設(shè)為0, a3:0設(shè)為1001, b3:0設(shè)為0111;之后分別給每一位加數(shù)不同周期的脈沖信號(hào)，使得激勵(lì)信號(hào)能夠遍歷所有的情況4）測(cè)試電路Figure3-11

12、4位全加器的測(cè)試電路（數(shù)?；旌希┤鐖DFig.3-11所示，為4為全加器測(cè)試電路，采用數(shù)目混合形式。從圖中可 以看出，采用數(shù)?；旌蠝y(cè)試方法，電路比較簡(jiǎn)單，不需要每個(gè)輸入信號(hào)都給一個(gè) 模擬脈沖，簡(jiǎn)潔、方便。5）波形仿真d . ! L如圖Fig.3-12所示，為4為全加器的仿真波形圖，從圖中可以看出，仿真波形結(jié)果與4位全加器真值表相符合。其中，關(guān)鍵路徑上的延時(shí)為0.37ns,延時(shí)較大，這與每一級(jí)輸出都加入一個(gè)反相器有很大關(guān)系。（三）8位全加器的電路設(shè)計(jì)與驗(yàn)證1）原理圖設(shè)計(jì)Figure3-134位加法器的原理圖如圖Fig.3-13所示，為8位加法器的原理圖設(shè)計(jì)。8位加法器采用2個(gè)4位 加法器用聯(lián)，前一

13、級(jí)的輸出直接連到下一級(jí)的輸入。其中A7:0、B7:0分別為八位輸入信號(hào)，Cin為進(jìn)位輸入信號(hào)，D7:0為輸出信號(hào)，Co為進(jìn)位輸出信號(hào)。2）生成符號(hào)圖Figure3-14 8位加法器的符號(hào)圖如圖Fig.3-9所示，為檢查并保存8位全加器原理圖后生成的符號(hào)圖， 左側(cè)為 兩個(gè)八位的輸入信號(hào) A7:0、B7:0和進(jìn)位輸入信號(hào)Cin,右側(cè)為A7:0與B7:0 的和輸出信號(hào)D7：0和進(jìn)位輸出信號(hào)Co。3）測(cè)試激勵(lì)源為了驗(yàn)證原理圖是否滿足邏輯要求，新建一個(gè)關(guān)于激勵(lì)源的cell view,建立functional文件，編輯測(cè)試激勵(lì)源的verilog文件，遍歷真值表，并生成相應(yīng)的符 號(hào)。jpVeri I03 r

14、tDL for n,ungkeq 1 n2'1 j- eight_ful l_dig'' "uncrionalimescflle lns/1OOpsinodulo oight_Ful 1 _di (arb,。) 5output. £ 7*0 b ;output. ciF 7*n c；initial beg1nt7：0j-a*bl0100111jhi7;0 =0 bh 1(X1111 01?endalwaysb&in*Qr>ftl：7i"4 'blCiii*b7-d 'bOOlO*0057i44 b010o)b7

15、4=4bllOL?end-ift 31 ri*0r>atLbWii*bf5ir>-4*bl001?frl&Oa3：03：0-4 'b011O?er»dbe*=iinfrl&Oc-11*i&nC-0 *ndendmodul eFigure3-15 8位全加器的測(cè)試激勵(lì)如圖Fig.3-15所示，為用verilog編寫的8位全加器的測(cè)試激勵(lì)。初始狀態(tài)進(jìn) 位輸入設(shè)為0, a7：0設(shè)為10100111, b7:0設(shè)為10011101;之后分別給每一位 加數(shù)不同周期的脈沖信號(hào)，進(jìn)位輸入 Cin設(shè)置為周期脈沖信號(hào)，使得激勵(lì)信號(hào)能 夠遍歷所有的情況。4）測(cè)

16、試電路A<7:0>如圖Fig.3-16所示，為8位全加器測(cè)試電路，采用數(shù)?；旌闲问?。從圖中可 以看出，采用數(shù)?；旌蠝y(cè)試方法，電路比較簡(jiǎn)單，不需要每個(gè)輸入信號(hào)都給一個(gè) 模擬脈沖。當(dāng)輸入信號(hào)數(shù)目比較大時(shí)，采用數(shù)?；旌戏绞礁佑行?。5）波形仿真Figure3-178位加法器的仿真波形aFigure3-18 8位加法器的仿真波形b159 0IS 9.51&Q .160 5161.0Bkne（n.-5）BFigure3-198位加法器的仿真波形c如圖Fig.3-17、Fig.3-1& Fig.3-19所示，為8位全加器的仿真波形，電路關(guān)鍵路徑為從Cin至UCo的路徑，延時(shí)為1

17、60.64-159.98=0.66n&Figure3-20關(guān)鍵路徑上的最大延時(shí)波形如圖Fig.3-20所示，為Cin到Co路徑上的最大延時(shí)波形圖。當(dāng) A7:0=8'hff, B7:0=8h00, Cin=1時(shí)候，測(cè)出Cin和Co的狀態(tài)轉(zhuǎn)換時(shí)間差即為關(guān)鍵路徑上的 最大延時(shí)。從圖中可以看出，關(guān)鍵路徑上的最大延時(shí)為80.87ns-80ns=0.87nsFigure3-21關(guān)鍵路徑的上升時(shí)間波形如圖Fig.3-21所示，為關(guān)鍵路徑上的上升時(shí)間波形圖，從圖中可以看出，上升時(shí)間為 80.536-80.445=0.091nsFigure3-22關(guān)鍵路徑的下降時(shí)間波形如圖Fig.3-22所示，

18、為關(guān)鍵路徑上的下降時(shí)間波形圖，從圖中可以看出，下 降時(shí)間為160.628-160.566=0.062ns下降時(shí)間比上升時(shí)間小的原因可能是 pmos 比nmos管速度慢。6) 電路參數(shù)* auCdl Netlist:* Library Name: wangkeqin2* Top Cell Name: 8_full_adder* View Name: schematic* Netlisted on: May 25 04:46:15 2012*.EQUATION*.SCALE METER*.MEGA*.GLOBAL gnd!+ vdd!*.PIN gnd!* + vdd!* Library Name

19、: wangkeqin2* Cell Name: 1_full_adder* View Name: schematic*.SUBCKT 1_full_adder A B Cin Co So*.PININFO Co:O So:O A:B B:B Cin:BMpmos_3p315 So net90 vdd! vdd! pmos_3p3 W=2u L=350.0n M=1.0Mpmos_3p314 net90 B net13 vdd! pmos_3p3 W=3u L=350.0n M=1.0Mpmos_3p313 net13 A net17 vdd! pmos_3p3 W=3u L=350.0n M

20、=1.0Mpmos_3p312 net17 Cin vdd! vdd! pmos_3p3 W=3u L=350.0n M=1.0Mpmos_3p311 net90 net114 net34 vdd! pmos_3p3 W=4u L=350.0n M=1.0Mpmos_3p310 net34 Cin vdd! vdd! pmos_3p3 W=4u L=350.0n M=1.0Mpmos_3p39 net34 B vdd! vdd! pmos_3p3 W=4u L=350.0n M=1.0Mpmos_3p38 net34 A vdd! vdd! pmos_3p3 W=4u L=350.0n M=1

21、.0Mpmos_3p37 net114 Cin net41 vdd! pmos_3p3 W=4u L=350.0n M=1.0Mpmos_3p30 net41 A vdd! vdd! pmos_3p3 W=4u L=350.0n M=1.0Mpmos_3p31 net41 B vdd! vdd! pmos_3p3 W=4u L=350.0n M=1.0Mpmos_3p36 net114 A net53 vdd! pmos_3p3 W=4u L=350.0n M=1.0Mpmos_3p35 net53 B vdd! vdd! pmos_3p3 W=4u L=350.0n M=1.0Mpmos_3

22、p34 Co net114 vdd! vdd! pmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p315 So net90 gnd! gnd! nmos_3p3 W=1u L=350.0n M=1.0Mnmos_3p314 net66 Cin gnd! gnd! nmos_3p3 W=1.5u L=350.0n M=1.0Mnmos_3p313 net70 B net66 gnd! nmos_3p3 W=1.5u L=350.0n M=1.0Mnmos_3p312 net90 A net70 gnd! nmos_3p3 W=1.5u L=350.0n M=1.0Mnmos

23、_3p311 net86 Cin gnd! gnd! nmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p310 net86 B gnd! gnd! nmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p39 net86 A gnd! gnd! nmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p38 net90 net114 net86 gnd! nmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p37 Co net114 gnd! gnd! nmos_3p3 W=1u L=350.0n M=1.0Mnmos_3p

24、36 net98 B gnd! gnd! nmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p35 net114 A net98 gnd! nmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p32 net110 B gnd! gnd! nmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p31 net110 A gnd! gnd! nmos_3p3 W=2u L=350.0n M=1.0Mnmos_3p30 net114 Cin net110 gnd! nmos_3p3 W=2u L=350.0n M=1.0 .ENDS* Librar

25、y Name: wangkeqin2* Cell Name: 4_full_adder* View Name: schematic*.SUBCKT 4_full_adder A0 A1 A2 A3 B0 B1 B2 B3 Cin Co D0 D1 D2 D3*.PININFO A0:I A1:I A2:I A3:I B0:I B1:I B2:I B3:I Cin:I Co:O D0:O D1:O D2:O* .PININFO D3:OXI3 A0 B0 Cin net6 D0 / 1_full_adderXI2 A1 B1 net6 net11 D1 / 1_full_adderXI1 A2

26、B2 net11 net16 D2 / 1_full_adderXI0 A3 B3 net16 Co D3 / 1_full_adder.ENDS* Library Name: wangkeqin2* Cell Name: 8_full_adder* View Name: schematic*.SUBCKT 8_full_adder A0 A1 A2 A3 A4 A5 A6 A7 B0 B1 B2 B3 B4 B5 B6 B7 Cin Co D0 + D1 D2 D3 D4 D5 D6 D7*.PININFO A0:I A1:I A2:I A3:I A4:I A5:I A6:I A7:I B0

27、:I B1:I B2:I B3:I B4:I*.PININFO B5:I B6:I B7:I Cin:I Co:O D0:O D1:O D2:O D3:O D4:O D5:O D6:O D7:OXI1 A0 A1 A2 A3 B0 B1 B2 B3 Cin net51 D0 D1 D2 D3 / 4_full_adder XI0 A4 A5 A6 A7 B4 B5 B6 B7 net51 Co D4 D5 D6 D7 / 4_full_adder .ENDS四、版圖設(shè)計(jì)與驗(yàn)證(一)1位全加器的版圖設(shè)計(jì)與驗(yàn)證1) 1位全加器的版圖設(shè)計(jì)Figure4-1 1位全加器的版圖如圖Fig.4-1所示，為

28、1位全加器的版圖設(shè)計(jì)，版圖設(shè)計(jì)也采用nmos和pmos 完全對(duì)稱的鏡像網(wǎng)路設(shè)計(jì)，上部分為pmos下部分為nmos。pmos放一起，nmos 放一起，盡量減少版圖面積，和縮短布線長(zhǎng)度。從圖中可以看出版圖面積約為 15.750*25.775=405.96um2,面積比較小。2) 1位全加器的DRO則驗(yàn)證LFitct mr 廣n* -1隔 =5 ChECk MC2CklK - 1 REut-sfl mH- 1-WCKMM.CHK- 1. Clwci M05_CIK 1 MEFigure4-2 1位全加器版圖的 DRC驗(yàn)證DRC驗(yàn)證是為了檢驗(yàn)設(shè)計(jì)的版圖是否滿足設(shè)計(jì)規(guī)則檢查。如圖 Fig.4-2所示，

29、為1位全加器版圖的DRC驗(yàn)證結(jié)果。從圖中可以看出，最后 DRC的結(jié)果又5個(gè) 錯(cuò)誤，都是金屬密度的錯(cuò)誤。這些錯(cuò)誤在集成電路前端設(shè)計(jì)階段可以忽略， 在后 端設(shè)計(jì)中可以通過(guò)填充虛擬金屬或是 dummyfill來(lái)彌補(bǔ)。10 tPM TlBffi * 1£ 打。xepjLts _*SE：3) 1位全加器的LVS驗(yàn)證LiesuUL晤1溫葭1加C5EF tifflm - IkhLLfiHt 孫rUHylvMiwt n 、/工一!.§dlutr-RFT«T= 步 串訃 H¥H¥理？"L4 19 Tliu J冊(cè) 15: OC Of 口屯 P/ HFig

30、ure4-3 1位全加器的LVS僉證結(jié)果LVS僉查是為了驗(yàn)證所畫的版圖和原理圖是否匹配。如圖Fig.4-3所示，為1位全加器的LVS僉證結(jié)果，從圖中可以看出，1位全加器的版圖和原理圖匹配， 滿足LVS僉證。4)錯(cuò)誤及解決辦法1) NWELL間品E過(guò)/、解決辦法：將所有的pmos管都用一塊大的NMELL區(qū)包住。2) LVS&通過(guò)彳！顯示0個(gè)錯(cuò)誤提示可能是由于vdd和gnd標(biāo)簽沒(méi)有打，或是標(biāo)簽沒(méi)有用相應(yīng)的金屬層標(biāo)簽來(lái)標(biāo)解決辦法：加上vdd!和gnd!用相應(yīng)的金屬標(biāo)示層標(biāo)記 vdd!與gnd!后即通過(guò) lvs,3) Lvs時(shí)cmos管模型不匹配出現(xiàn)28個(gè)管子模式不匹配的問(wèn)題，是由于從原理圖中

31、提取的netlist網(wǎng)表中的mos管類型為PM或是NM ,而版圖中為pmos_3P3和nmos_3P3。解決辦法：修改網(wǎng)表。在lvs工作路徑下用vi編輯器打開(kāi)相應(yīng)的網(wǎng)表文件。通過(guò)指令“：%s / NM / nmos_3P3 /”將網(wǎng)表中的所有的NM全部替換為nmos_3P3,再用命令“：%s / PM / pmos_3p3 /'將網(wǎng)表中所有的PM都替換成pmos_3P3。之后按Esc鍵退出編輯模式，再通過(guò)命令“：wq”保存并退出vi編輯模£。在LVS的輸入設(shè)置選項(xiàng)中把“從原理圖輸出網(wǎng)表”選項(xiàng)去掉，再進(jìn)行LVS 即通過(guò)檢查。(二)4位全加器的版圖設(shè)計(jì)與驗(yàn)證1) 4位全加器的版圖

32、設(shè)計(jì)Figure4-4 4位全加器的版圖如圖Fig.4-4為4位全加器的版圖設(shè)，直接調(diào)用一位全加器的版圖單元，將 4 個(gè)一位全加器級(jí)聯(lián)成一個(gè)4位全加器。從圖中可以看出，4位全加器的面積約為 15.725*102.95=1618.88875 um22) 4位全加器的DRO則驗(yàn)證R必-MH恭IHigh :ghil ruotzmKHlgi wmoiH(3 Chee*. Mm_ 西日睛門"口心 ,33 Choc * HD出 "I * ¥ 口4.ChAC-I J llhirfa UN C K V*dm b midf，1巾辦百叫ThrE"irnJk廳門嚼門qFigu

33、re4-5 4位全加器的DRC驗(yàn)證結(jié)果如圖Fig.4-5所示，為4位全加器的DRC驗(yàn)證結(jié)果，從圖中可以看出 4位全 加器的設(shè)計(jì)滿足DRC規(guī)則驗(yàn)證。3) 4位全加器的LVS驗(yàn)證竺H. x«ffDULIBBE SERSICHvZ - 115 T_I4 1吊 Thu rEn 12 ?0 If： EE FST ;iVErALB時(shí)*許工缸出RESULTS*， CflWICT 4*，F(xiàn)igure4-6 4位全加器的LVS僉證結(jié)果如圖Fig.4-6所示，為4位全加器的LVS驗(yàn)證結(jié)果，從圖中可以看出，4位全 加器的設(shè)計(jì)原理圖和版圖對(duì)應(yīng)，滿足 LVS僉證。M皿現(xiàn)RKEL村山<_fuCLl_idda'T4)錯(cuò)誤及解決辦法1) DRC時(shí)顯示0個(gè)error原因是由于四個(gè)1位全加器的vdd及gnd沒(méi)有全接在一起。解決辦法：把四個(gè)vdd和gnd用金屬1連在一起就可以解決問(wèn)題。2) Lvs時(shí)A2, B2, A3, B3連接上的柵極連線都沒(méi)有與原理圖對(duì)應(yīng)上解決辦法：四個(gè)1位全加器串聯(lián)時(shí)，打標(biāo)簽時(shí)候把 A2、A3、B2、B3寫反了， 改正過(guò)來(lái)即可解