EDA課程設(shè)計(jì)說(shuō)明書(shū)

1、蘇 州 市 職 業(yè) 大 學(xué)課程設(shè)計(jì)說(shuō)明書(shū)名稱(chēng) 任意波形產(chǎn)生電路設(shè)計(jì)2012年6月25日至2012年6月28日共1 周院 系 電子信息工程系 班 級(jí) 10電信1班 姓 名 竇春艷 系主任 張紅兵 教研室主任 陸春妹 指導(dǎo)教師 顏廷秦 蘇 州 市 職 業(yè) 大 學(xué)課程設(shè)計(jì)任務(wù)書(shū) 課程名稱(chēng)： 電子設(shè)計(jì)自動(dòng)化 院 系： 電子信息工程系 班級(jí)： 10電子信息（1） 指導(dǎo)教師： 顏廷秦 系 主 任： 張紅兵 目錄第一章 緒論41.1EDA技術(shù)41.2 EDA的發(fā)展歷程41.2.1 120世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段41.2.2 20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段41.2.3 20世紀(jì)9

2、0年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段51.3 VHDL硬件描述語(yǔ)言5VHDL設(shè)計(jì)的特點(diǎn)61.4 EDA 的應(yīng)用：7第二章 課程設(shè)計(jì)的要求：9第三章 課程設(shè)計(jì)的系統(tǒng)流程：1031 課程設(shè)計(jì)整體思路：1032 課程設(shè)計(jì)流程圖：1033 波形產(chǎn)生流程圖：113.4 程序設(shè)計(jì)模塊：123.4.1 正弦波:123.4.2 三角波：133.4.3 方波：153.4.4 特殊波：163.4.5 時(shí)鐘脈沖選擇與控制：173.5設(shè)計(jì)波形仿真：183.5.1正弦波波形軟件仿真183.5.2三角波波形軟件仿真193.5.3方波波形軟件仿真193.5.4特殊波波形軟件仿真193.6芯片引腳配置:203.7 硬件下載及示

3、波器顯示：20第四章 心得與體會(huì)22參考文獻(xiàn)23第一章 緒論1.1EDA技術(shù)電子設(shè)計(jì)自動(dòng)化技術(shù)（EDA）以計(jì)算機(jī)為基礎(chǔ)工作平臺(tái)，以微電子技術(shù)為物理基礎(chǔ)，以現(xiàn)代電子技術(shù)設(shè)計(jì)技術(shù)為靈魂，采用計(jì)算機(jī)軟件工具，最終實(shí)現(xiàn)電子系統(tǒng)或?qū)Ｓ眉呻娐返脑O(shè)計(jì)。它可簡(jiǎn)單概括為以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，通過(guò)硬件描述語(yǔ)言或?qū)⑦壿媹D輸入給相應(yīng)EDA開(kāi)發(fā)軟件，經(jīng)過(guò)編譯和仿真，最終將所設(shè)計(jì)的電路下載到設(shè)計(jì)載體中，從而完成系統(tǒng)設(shè)計(jì)任務(wù)的一門(mén)新技術(shù)。1.2 EDA的發(fā)展歷程1.2.1 120世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段早期的電子系統(tǒng)硬件設(shè)計(jì)采用的是分立元件，隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)進(jìn)入到發(fā)展的初級(jí)階段

4、。初級(jí)階段的硬件設(shè)計(jì)大量選用中、小規(guī)模標(biāo)準(zhǔn)集成電路。 由于設(shè)計(jì)師對(duì)圖形符號(hào)使用數(shù)量有限，因此傳統(tǒng)的手工布圖方法無(wú)法滿足產(chǎn)品復(fù)雜性的要求，更不能滿足工作效率的要求。 1.2.2 20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段初級(jí)階段的硬件設(shè)計(jì)是用大量不同型號(hào)的標(biāo)準(zhǔn)芯片實(shí)現(xiàn)電子系統(tǒng)設(shè)計(jì)的。隨著微電子工藝的發(fā)展，相繼出現(xiàn)了集成上萬(wàn)只晶體管的微處理器、集成幾十萬(wàn)直到上百萬(wàn)儲(chǔ)存單元的隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器。 伴隨著計(jì)算機(jī)和集成電路的發(fā)展，EDA技術(shù)進(jìn)入到計(jì)算機(jī)輔助工程設(shè)計(jì)階段。20世紀(jì)80年代初推出的EDA工具則以邏輯模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心，重點(diǎn)解決電路設(shè)計(jì)沒(méi)有完成之前的功能檢測(cè)

5、等問(wèn)題。利用這些工具，設(shè)計(jì)師能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能，能生成產(chǎn)品制造文件，使設(shè)計(jì)階段對(duì)產(chǎn)品性能的分析前進(jìn)了一大步1.2.3 20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段為了滿足千差萬(wàn)別的系統(tǒng)用戶提出的設(shè)計(jì)要求，最好的辦法是由用戶自己設(shè)計(jì)芯片，讓他們把想設(shè)計(jì)的電路直接設(shè)計(jì)在自己的專(zhuān)用芯片上。微電子技術(shù)的發(fā)展，特別是可編程邏輯器件的發(fā)展，使得微電子廠家可以為用戶提供各種規(guī)模的可編程邏輯器件，使設(shè)計(jì)者通過(guò)設(shè)計(jì)芯片實(shí)現(xiàn)電子系統(tǒng)功能。EDA工具的發(fā)展，又為設(shè)計(jì)師提供了全線EDA工具。這個(gè)階段發(fā)展起來(lái)的EDA工具，目的是在設(shè)計(jì)前期將設(shè)計(jì)師從事的許多高層次設(shè)計(jì)工作由工具來(lái)完成，如可以將用戶要求轉(zhuǎn)

6、換為設(shè)計(jì)技術(shù)規(guī)范，有效地處理可用的設(shè)計(jì)資源與理想的設(shè)計(jì)目標(biāo)之間的矛盾，按具體的硬件、軟件和算法分解設(shè)計(jì)等。由于電子技術(shù)和EDA工具的發(fā)展，設(shè)計(jì)師可以在不太長(zhǎng)的時(shí)間內(nèi)使用EDA工具，通過(guò)一些簡(jiǎn)單標(biāo)準(zhǔn)化的設(shè)計(jì)過(guò)程，利用微電子廠家提供的設(shè)計(jì)庫(kù)來(lái)完成數(shù)萬(wàn)門(mén)ASIC和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。20世紀(jì)90年代，設(shè)計(jì)師逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從單個(gè)電子產(chǎn)品開(kāi)發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開(kāi)發(fā)(即片上系統(tǒng)集成，System on a chip)。 1.3 VHDL硬件描述語(yǔ)言 VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Langua

7、ge,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱(chēng)87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱(chēng)93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的

8、支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專(zhuān)家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可是部分,及端口)和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部

9、分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)VHDL設(shè)計(jì)的特點(diǎn)與其他硬件描述語(yǔ)言相比，VHDL具有以下特點(diǎn)：功能強(qiáng)大、設(shè)計(jì)靈活。VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來(lái)描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言雖不能比擬的。VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。支持廣泛、易于修改。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定

10、了基礎(chǔ)。在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用VHDL編寫(xiě)的源代碼，因?yàn)閂HDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。強(qiáng)大的系統(tǒng)硬件描述能力。VHDL具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門(mén)級(jí)電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類(lèi)型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨(dú)立于器件的設(shè)計(jì)、與工藝無(wú)關(guān)。設(shè)計(jì)人員用VHDL進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。

11、當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。很強(qiáng)的移植能力。VHDL是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。易于共享和復(fù)用。VHDL采用基于庫(kù)（Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。（1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和

12、設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。（3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效， 高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。1.4 EDA

13、的應(yīng)用：EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展應(yīng)用，突出表現(xiàn)在以下幾個(gè)方面：1.在FPGA上實(shí)現(xiàn)DSP應(yīng)用成為可能，用純數(shù)字邏輯進(jìn)行DSP模塊的設(shè)計(jì)，使得高速DSP實(shí)現(xiàn)成為現(xiàn)實(shí)，并有力地推動(dòng)了軟件無(wú)線電技術(shù)的實(shí)用化和發(fā)展。基于FPGA的DSP技術(shù)，為高速數(shù)字信號(hào)處理算法提供了實(shí)現(xiàn)途徑。2.嵌入式處理器軟核的成熟，使得SOPC（System On a Programmable Chip）步入大規(guī)模應(yīng)用階段，在一片F(xiàn)PGA中實(shí)現(xiàn)一個(gè)完備的數(shù)字處理系統(tǒng)成為可能。3.使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能。4.在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言且功能強(qiáng)大的EDA軟件不斷

14、推出。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。第二章 課程設(shè)計(jì)的要求：此次課程設(shè)計(jì)要求可以產(chǎn)生正弦波、方波、三角波,鋸齒波等，波的頻率可調(diào)，通過(guò)控制撥碼開(kāi)關(guān)控制產(chǎn)生的波形，用四個(gè)撥碼開(kāi)關(guān)來(lái)調(diào)節(jié)波的頻率。波形產(chǎn)生電路主要通過(guò)調(diào)用寄存器中得數(shù)據(jù)，控制取出數(shù)據(jù)的速度從而控制周期。采用D/A轉(zhuǎn)換電路與濾波電路的設(shè)計(jì)，通過(guò)采用施密特觸發(fā)器對(duì)波形進(jìn)行整形，設(shè)計(jì)一頻率測(cè)量電路對(duì)所產(chǎn)生的頻率進(jìn)行測(cè)量，通過(guò)示波器顯示出來(lái)。在完成以上設(shè)計(jì)功能的要求后，設(shè)計(jì)特殊信號(hào)的產(chǎn)生電路。 圖 2-1 任意波形發(fā)生器的系

15、統(tǒng)總體設(shè)計(jì)原理圖第三章 課程設(shè)計(jì)的系統(tǒng)流程：31 課程設(shè)計(jì)整體思路：本設(shè)計(jì)將基于VHDL語(yǔ)言，以EDA技術(shù)作為開(kāi)發(fā)手段，采用復(fù)雜的可編程邏輯器件作為控制核心實(shí)現(xiàn)的波形發(fā)生器?？傮w設(shè)計(jì)框圖見(jiàn)下圖所示。其中控制電路是我們?cè)O(shè)計(jì)的主要電路，采用VHDL語(yǔ)言描述。控制電路共分為六個(gè)小模塊。分別為：初值產(chǎn)生模塊、分頻模塊、三角波產(chǎn)生模塊、正弦波產(chǎn)生模塊、方波產(chǎn)生模塊和波形選擇模塊。最后利用元件例化語(yǔ)句生成頂層電路，用Max+PlusII軟件進(jìn)行仿真。32 課程設(shè)計(jì)流程圖：首先，進(jìn)行原理圖/VHDL文本編輯輸入，保存好工程后執(zhí)行功能仿真，了解其實(shí)現(xiàn)的功能是否能滿足原設(shè)計(jì)的要求。綜合將電路的高級(jí)語(yǔ)言轉(zhuǎn)換成低級(jí)

16、的，可以與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)絡(luò)文件或程序，然后進(jìn)行適配，由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最后的下載文件；最后將配置后生成的下載或配置文件通過(guò)編程器或編程電纜向FPGA/CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。 圖 3-1 設(shè)計(jì)流程圖33 波形產(chǎn)生流程圖：三角波方波正弦波特殊波波形的選擇與控制 輸入時(shí)鐘等信號(hào) 開(kāi)始 D/A轉(zhuǎn)換電路輸出選擇電路 輸出電路 示波器顯示結(jié)束 圖3-2 波形產(chǎn)生流程圖上述流程圖大概說(shuō)明了波形產(chǎn)生的過(guò)程，系統(tǒng)化的列出所需要的模塊，為之后的波形設(shè)計(jì)打下基礎(chǔ)。3.4 程序設(shè)計(jì)模塊：3.4.1 正弦波:程序中輸入有：clk4，k，輸出

17、為dd4，結(jié)構(gòu)體中通過(guò)判斷信號(hào)q的值來(lái)給輸出dd4賦相應(yīng)的值，從而使輸出的波形為正弦波。 圖3-3 正弦波器件圖程序如下：22Entity sin is port(clk4:in std_logic; k:in integer range 15 downto 0; dd4:out integer range 255 downto 0);end sin;architecture dacc of sin is signal q:integer range 63 downto 0;begin process(clk4) begin if(clk4event and clk4=1)then qdd4d

18、d4dd4dd4null;end case; end process;end dacc;3.4.2 三角波：由于三角波是由線性增加和線性遞減的兩條線段構(gòu)成的，所以可以直接用VHDL語(yǔ)言編程來(lái)實(shí)現(xiàn)三角波。當(dāng)線性自加到最高點(diǎn)時(shí)，有控制語(yǔ)句控制其自減，直到減到最低點(diǎn)時(shí)再重復(fù)之前的過(guò)程，從而實(shí)現(xiàn)三角波。 圖3-4 三角波器件圖程序如下：Entity triangular is port(clk3:in std_logic; k:in integer range 15 downto 0; dd3:out std_logic_vector( 7 downto 0);end triangular;archi

19、tecture dacc of triangular is signal b:std_logic; signal c: std_logic_vector( 7 downto 0); signal q:integer range 63 downto 0;begin process(clk3) begin if(clk3event and clk3=1)then q=q+k; if(b=0)then c=c+k; if(c=250)then b=1; end if; elsif(b=1)then c=c-k; if(c=1)then b=0; end if; end if; dd3=c; end

20、if; end process; end dacc;3.4.3 方波：由于時(shí)鐘脈沖輸出即為方波，因而對(duì)方波的設(shè)計(jì)可以簡(jiǎn)化為直接輸出時(shí)鐘信號(hào)。但是，在這次設(shè)計(jì)中方波與其他三種波形要同步且要經(jīng)過(guò)D/A轉(zhuǎn)換，所以還需要把時(shí)鐘脈沖變成八位輸出才可以經(jīng)D/A轉(zhuǎn)換輸出，具體程序如下： 圖3-5 方波器件圖Entity square is port(clk1:in std_logic; k:in integer range 15 downto 0; dd1:buffer integer range 255 downto 0);end square;architecture dacc of square is

21、 signal q: integer range 63 downto 0;begin process(clk1) begin if(clk1event and clk1=1)then qdd1dd1null;end case;end process;end dacc;3.4.4 特殊波： 定義兩個(gè)輸入引腳clk2、k，輸出引腳dd2,在結(jié)構(gòu)體中定義一個(gè)信號(hào)變量q，進(jìn)程中根據(jù)q值的不同，給輸出dd2賦不同的值從而實(shí)現(xiàn)特殊波的產(chǎn)生。 圖3-6 特殊波器件圖entity sintra isport(clk2:in std_logic;k:in integer range 15 downto 0;dd

22、2:out integer range 255 downto 0);end sintra;architecture dacc of sintra issignal q: integer range 63 downto 0;beginprocess(clk2)beginif (clk2event and clk2=1) thenqdd2dd2dd2dd2dd2dd2null; end case; end process; end dacc;3.4.5 時(shí)鐘脈沖選擇與控制：如何按操作輸出所需波形？波形選擇與控制功能由是在脈沖輸入選擇模塊完成。當(dāng)選擇了一種波形時(shí)，對(duì)應(yīng)的波形模塊輸入時(shí)鐘脈沖，并輸出波

23、形數(shù)據(jù)，其他三個(gè)波形模塊的輸入則始終為0，不能輸出波形。但是，其他模塊輸入0，也能產(chǎn)生數(shù)據(jù)，會(huì)對(duì)輸出產(chǎn)生干擾。所以，需要輸出選擇模塊來(lái)選擇有用的波形。隔離干擾數(shù)據(jù)。圖 3-7時(shí)鐘脈沖輸入選擇器 圖3- 8 輸出波形選擇模塊 Entity mux42 isPort(clk : in std_logic;Sel : in std_logic_vector(1 downto 0);Clk1,clk2,clk3,clk4: out std_logic);End mux42;Architecture art of mux42 isBeginProcess(sel,clk)BeginCase sel is

24、When 00=clk1clk2clk3clk4clk1=null;Clk2=null;Clk3=null;Clk4=null;End case;End process;End art; 控制部分：Entity control is port(clk1,clk2,clk3,clk4:in std_logic_vector(7 downto 0); sel:in std_logic_vector(1 downto 0); outwave:out std_logic_vector(7 downto 0);end control;architecture art of control is begi

25、n with sel select outwave=clk1 when 00, clk2 when 01, clk3 when 10, clk4 when 11, null when others;end art;3.5設(shè)計(jì)波形仿真：3.5.1正弦波波形軟件仿真 圖3-9 正弦波軟件仿真3.5.2三角波波形軟件仿真圖3-10三角波波形仿真3.5.3方波波形軟件仿真圖3-11 方波軟件仿真3.5.4特殊波波形軟件仿真圖3-12 特殊波軟件仿真3.6芯片引腳配置: 圖3-13 芯片引腳配置3.7 硬件下載及示波器顯示：連接硬件寫(xiě)入程序，并連接示波器利用K1、K2、K3、K4四個(gè)按鍵來(lái)調(diào)整圖形的周期及頻率，通過(guò)K13、K14兩個(gè)按鈕來(lái)選擇為何種波形分別有四種波形為;00、01、10、11四個(gè)。下載編譯成功后，定義芯片管腳，開(kāi)關(guān)K1、K2、K3控制分頻系數(shù)，K14、K15為Sel選擇信號(hào)，Sel=00時(shí)為正弦波，Sel=01時(shí)為三角波，Sel=10時(shí)為方波，Sel=11時(shí)為特殊波形。將示波器連接到硬件上，觀察輸出波形。圖3-14 正弦波 圖3-15 方波 圖3-16 三角波 圖3-17 特殊波第四章 心得與體會(huì)這次課程設(shè)計(jì)，讓我們將所學(xué)知識(shí)運(yùn)用于實(shí)踐，不僅鞏固了原有的知識(shí)，而且總結(jié)了更多有用的新結(jié)論，增強(qiáng)