基于CPLD的低頻相位測量儀的設(shè)計與實現(xiàn)_圖文

1、基于CPLD 的低頻相位測量儀的設(shè)計與實現(xiàn)李超 聶先敏（黃石理工學(xué)院 電氣與電子信息工程學(xué)院，湖北 黃石 435003）摘要：以Altera 公司CPLD 芯片EPM240T100C5N 和單片機AT89S52為核心，輔以相關(guān)模擬電路，構(gòu)成一個低頻數(shù)字式相位測量儀。系統(tǒng)由整形電路、CPLD 數(shù)據(jù)采集電路、單片機數(shù)據(jù)運算控制電路和數(shù)據(jù)顯示電路幾部分構(gòu)成。包括硬件設(shè)計和軟件設(shè)計兩大部分。由于系統(tǒng)將CPLD 和單片機相結(jié)合，綜合其優(yōu)點，具有集成度高、穩(wěn)定性好、設(shè)計靈活和設(shè)計效率高等優(yōu)點。關(guān)鍵詞：頻率；相位；等精度；CPLD ；單片機The Design and Realization of Low

2、Frequency Phase MeasurementBased on CPLDLi Chao Nie Xian min(School of Electrical and Electronic Information Engineering, Huangshi Institute ofTechnology, Huangshi 435003,ChinaAbstract: Using CPLD chip EPM240T100C5N of Altera and SCM AT89S52 as the core, supplemented by related analog circuit, a low

3、 frequency digital phase measurement is formed. It includes data acquisition circuit of CPLD, data operation control circuit of microcontroller and data display circuit, namely hardware design and software design. It takes the advantages of high integration, good stability, design flexibility, and h

4、igh efficiency of design, because it combines CPLD and MCU and synthesize those advantage.Keywords: Frequency; Phase; Equal precision; CPLD; Microcontroller1 引言正弦信號的相位差測量在工程上具有重要意義, 如線性系統(tǒng)的動態(tài)特性分析、系統(tǒng)模型辨識、故障診斷、電工領(lǐng)域中的電機功率角測試、絕緣材料介質(zhì)損耗角的測量等。系統(tǒng)可分為三部分：數(shù)據(jù)采集電路、數(shù)據(jù)運算控制電路和數(shù)據(jù)顯示電路。由于CPLD 具有集成度高，I/O資源豐富，穩(wěn)定可靠等優(yōu)點，而單片

5、機具有良好的人機接口和運算控制功能，本系統(tǒng)采用Altera 公司CPLD 芯片EPM240T100C5N 和單片機AT89S52構(gòu)成測控主體。其中，CPLD 主要負(fù)責(zé)采集兩個同頻待測正弦信號的頻率和相位差所對應(yīng)的時間差，而單片機負(fù)責(zé)讀取CPLD 的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)技術(shù)待測正弦信號的頻率及兩路同頻正弦信號之間的相位差，同時通過功能鍵切換顯示出待測信號的頻率和相位差。由于CPLD 對脈沖信號比較敏感，而被測信號是周期相同、相位不同的兩路正弦波信號，故需對輸入波形進(jìn)行整形，使其變成方波信號，再輸入CPLD 進(jìn)行處理。由于系統(tǒng)將CPLD 和單片機相結(jié)合，綜合其優(yōu)點，具有集成度高、穩(wěn)定性好、設(shè)計靈活

6、和設(shè)計效率高等優(yōu)點。2 設(shè)計任務(wù)與要求設(shè)計的低頻數(shù)字相位測量儀要求如下：具有頻率、相位差測量及數(shù)字顯示功能。測量對象：正弦信號，允許兩路輸入正弦信號峰-峰值可分別在15V 范圍內(nèi)變化。 頻率范圍：20Hz 20kHz 。頻率測量絕對誤差：1個時鐘周期。相位測量絕對誤差：0.1°。相位差數(shù)字顯示：讀數(shù)為0359.9°。3 方案論證與比較3.1 頻率測量方案一：采用測周期法。需要有標(biāo)準(zhǔn)信號的頻率f 0，在待測信號的一個周期T X 內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)N S ，則被測信號的頻率為f x =f 0 N S (3-1如圖3-1所示，這種方法的計數(shù)值會產(chǎn)生±1個脈沖誤差，

7、并且測試精度與計數(shù)器中記錄的數(shù)值N S 有關(guān)。為了保證測試精度，測周期法適合于低頻信號的測量。 圖3-1 測周期法測量頻率示意圖方案二：采用測頻法。測頻法就是在確定的閘門時間T W 內(nèi)，記錄被測信號的變化周期數(shù)（或脈沖個數(shù)）N X （如圖3-2所示），則被測信號的頻率為f x =N XT W (3-2這種方法的計數(shù)值會產(chǎn)生±1個脈沖誤差，并且測試精度與計數(shù)器中記錄的數(shù)值N X 有關(guān)。 圖3-2 測頻法測量頻率示意圖方案三：采用等精度頻率測量法，測量精度保持恒定，不隨所測信號的變化而變化。在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標(biāo)準(zhǔn)頻率信號。單片機受本身時鐘頻率和若干指

8、令運算的限制，測頻速度較慢，無法滿足高速、高精度的測頻要求；而采用高集成度、高速的復(fù)雜可編程邏輯門陣列CPLD 為實現(xiàn)高速，高精度的測頻提供了保證。 圖3-3 等精度測頻主控結(jié)構(gòu)圖圖3-3為等精度測頻主控結(jié)構(gòu)圖。其中，“預(yù)置門控信號”CL 可由單片機發(fā)出（在1s 至0.1s 間的選擇范圍內(nèi)，CL 的時間寬度對測頻精度幾乎沒有影響），在此設(shè)定CL 的寬度為Tpr 。BZH 和TF 模塊是兩個可控的32位高速計數(shù)器，BENA 和ENA 分別是它們的計數(shù)允許信號端，高電平有效。標(biāo)準(zhǔn)頻率信號從BZH 的時鐘輸入端BCLK 輸入，設(shè)其頻率為Fs ；經(jīng)整形后的被測信號從與BZH 相似的32位計數(shù)器TF 的

9、時鐘輸入端TCLK ，設(shè)其真實頻率值為Fxe ，被測頻率為Fx 。 圖3-4 測頻時序圖如圖3-4所示的測頻時序圖，等精度測頻原理如下：測頻開始前，進(jìn)行一個初始化操作，首先發(fā)出一個CLR=0的清零信號（CLR 高電平有效），使兩個計數(shù)器和D 觸發(fā)器同時置0，同時D 觸發(fā)器通過信號ENA ，禁止兩個計數(shù)器計數(shù)。然后由單片機發(fā)出允許測頻命令，令預(yù)置門控信號CL 為高電平，這時D 觸發(fā)器一直要等到被測信號的上升沿通過D 觸發(fā)器的Q 端時，才被置1，此時START 為高電平，同時啟動計數(shù)器BHZ 和TF ，進(jìn)入“計數(shù)允許周期”。這時，BZH 和TF 分別對被測信號（TCLK ，頻率為Fx ）和標(biāo)準(zhǔn)頻率

10、信號（BCLK ，頻率為Fs ）同時計數(shù)。當(dāng)Tpr 秒后，預(yù)置門信號被單片機置位低電平，但此時兩個計數(shù)器并沒有停止計數(shù)，一直等到隨后而至的被測信號上升沿到來時，才會通過D 觸發(fā)器將這兩個計數(shù)器同時關(guān)閉。由圖3-4可以看出，CL 的寬度和發(fā)生的時間都不會影響計數(shù)，使能信號（START ）允許計數(shù)的周期總是恰好等于待測信號TCLK 的完整周期數(shù)，這是確保TCLK 在任何頻率條件下都能保持恒定精度的關(guān)鍵。而且，CL 寬度的改變以及隨機出現(xiàn)時間造成的誤差最多只有BCLK 信號的一個時鐘周期；此設(shè)計中的BCLK 是由精確穩(wěn)定的100MHz 晶振發(fā)出的，也即在任何時刻的絕對測量誤差最多只有10ns 。設(shè)定

11、在一次預(yù)置門時間Tpr 中對被測信號的計數(shù)值為Nx ，對標(biāo)準(zhǔn)頻率信號的計數(shù)值為Ns ，則 Fx/Nx=Fs/Ns （3-3） 同樣可以得到測得頻率為：Fx=(Fs/Ns·Nx （3-4）最后通過控制SEL 選擇信號和64位至8位的多路選擇器MUX64-8，將計數(shù)器BHZ 和TF 中的兩個32位數(shù)據(jù)分8次讀入單片機，并按照式（-4）進(jìn)行計算，顯示結(jié)果。3.2 相位差測量方案一：將被測的兩路正弦波信號整成方波信號，利用異或門電路進(jìn)行鑒相處理，將得到的脈沖序列經(jīng)過RC 平滑濾波取出其直流分量，該直流電平的幅值與兩路信號的相位差成正比，將此信號送入A/D轉(zhuǎn)換器由單片機進(jìn)行運算處理從而計算出相

12、位差值。方案二：采用脈沖填充計數(shù)法，將正弦波信號整成方波信號，其前后沿分別對應(yīng)于正弦波的正相過零點與負(fù)相過零點，對兩路方波信號進(jìn)行異或操作之后輸出脈沖序列的脈寬可以反映兩列信號的相位差，以輸入信號所整成的方波信號作為基頻，經(jīng)鎖相環(huán)倍頻得到的高頻脈沖作為閘門電路的計數(shù)脈沖，由單片機對獲取的計數(shù)值進(jìn)行處理得到兩路信號的相位差。方案三：將兩路被測正弦波信號整成方波信號，通過圖3-5所示的鑒相器，輸出一路具有不同占空比的脈沖波形。由圖-的仿真波形可知，該脈沖信號的占空比與這兩路信號 圖3-5 鑒相器原理圖 圖3-6 鑒相器的仿真波形的相位差成正比：相位差=N1*360°/（N1+N2） (3

13、-5其中N1是高電平脈寬時間內(nèi)的計數(shù)器，N2是低電平脈寬時間內(nèi)的計數(shù)值。對以上三種方案進(jìn)行比較，方案一在低頻段時，RC 濾波電路的輸出波動很大，難以達(dá)到要求的相位精度，而方案二在所測頻率較高時，受鎖相環(huán)工作頻率等參數(shù)的影響會造成相位差測量的誤差，極大地影響測量的精度，采用方案三由高精度的晶振產(chǎn)生穩(wěn)定的基準(zhǔn)頻率，可以滿足系統(tǒng)高精度、高穩(wěn)定度的要求。根據(jù)測頻和測相位差原理，得到系統(tǒng)的總體結(jié)構(gòu)圖如圖3-7所示。 圖3-7 系統(tǒng)總體結(jié)構(gòu)圖4 系統(tǒng)模塊設(shè)計4.1 信號整形模塊 由于輸入信號的幅度和頻率都是可變的，所以用CPLD 進(jìn)行計數(shù)前必須對信號進(jìn)行整形處理。本系統(tǒng)使用兩個施密特觸發(fā)器對兩路信號進(jìn)行整

14、形。比較器LM339連接成施密特觸發(fā)器形式，為保證輸入電路不給相位差測量帶來誤差，通過調(diào)節(jié)電位器 R8使兩個施密特觸發(fā)器的門限電平相等。圖4-1 施密特整形電路圖4.2 CPLD 數(shù)據(jù)采集模塊圖4-2 測相儀電路原理圖圖4-2是測相/頻的原理圖，其中模塊ETESTER 的VHDL 代碼見附錄1，其RTL 圖如如圖4-3所示。具體測量過程前面已詳述。圖4-3 模塊ETESTER 的RTL 圖4.3 單片機數(shù)據(jù)運算控制及數(shù)據(jù)顯示模塊單片機數(shù)據(jù)運算控制電路的硬件可由單片機、晶振電路、按鍵及顯示接口電路等組成。單片機的P1口讀取測試數(shù)據(jù)，P2口向FPGA 發(fā)送控制命令。該模塊電路圖如圖4-4所示。圖4

15、-4 單片機控制模塊電路圖5 系統(tǒng)軟件設(shè)計 6 5.1 CPLD模塊的軟件仿真結(jié)果 圖5-1 等精度測頻時序圖 圖5-2 測相位差時序圖圖5-1和圖5-2分別是VHDL 源代碼的頻率測試仿真波形和相位測試仿真波形。 從圖5-1可以看出，SPUL= 1時，系統(tǒng)進(jìn)行等精度測頻。這時，CLR 一個正脈沖后，系統(tǒng)被初始化。然后CL 被置為高電平，但這時兩個計數(shù)器并未開始計數(shù)(START=0,直到此后被測信號TCLK 出現(xiàn)一個上升沿，START= 1時兩個計數(shù)器同時啟動，分別對被測信號和標(biāo)準(zhǔn)信號開始計數(shù)，其中BZQ 和TSQ 分別為標(biāo)準(zhǔn)頻率計數(shù)器和被測頻率計數(shù)器的計數(shù)值。由圖可見，在CL 變?yōu)榈碗娖胶螅?/p>

16、計數(shù)仍未停止，直到TCLK 出現(xiàn)一個上升沿為止，這時START=0，可作為單片機了解計數(shù)結(jié)束的標(biāo)志信號。仿真波形中TCLK 和BCLK 的周期分別設(shè)置為10us 和500ns 。在圖中可以看到，計數(shù)結(jié)果是，對TCLK 的計數(shù)值是5，對BCLK 的計數(shù)值是64(十六進(jìn)制 。通過控制SEL 就能按照8個8位將計數(shù)器中的32位數(shù)讀入單片機中進(jìn)行計算，在圖5-2中，取SPUL=0時，系統(tǒng)被允許進(jìn)行脈寬測試。為了便于觀察，圖中仿真波形中的TCLK 和BCLK 的周期分別設(shè)置為75us 和500ns 。此時，CL 和CLR 的功能都能發(fā)生變化，前者為1時測信號高電平的脈寬，為0時測低電平的脈寬；而后者CL

17、R 變?yōu)?時作系統(tǒng)初始化，由1變?yōu)?后啟動電路系統(tǒng)的標(biāo)準(zhǔn)信號計數(shù)器BZQ 準(zhǔn)備對標(biāo)準(zhǔn)頻率進(jìn)行計數(shù)。而允許計數(shù)的條件是此后出現(xiàn)的第一個脈寬。由圖11可見，當(dāng)CL= 1，TCLK 的高電平脈沖到來時，即啟動了BZQ 進(jìn)行計數(shù)，而在TCLK 的低電平到來時停止計數(shù)，狀態(tài)信號EEND 則由低電平變?yōu)楦唠娖剑嬖V單片機計數(shù)結(jié)束。計數(shù)值可以通過SEL 讀出，這里是4BH.由此，不難算出，TCLK 的高電平脈寬應(yīng)該等于4BH 乘以BCLK 的周期。改變CL 為0，又能測出TCLK 的低電平脈寬，從而可以獲得TCLK 的占空比，再根據(jù)式（3-5）可得相位差。75.2 單片機模塊的程序設(shè)計流程圖單片機數(shù)據(jù)運算控

18、制電路的功能就是負(fù)責(zé)讀取FPGA 測量到的數(shù)據(jù)，并根據(jù)式(3-4和(3-5進(jìn)行計算，將被測信號的頻率和占空比，通過單片機和相應(yīng)的電路經(jīng)結(jié)果顯示出來；同時通過功能鍵切換，顯示出被測信號的不同的需求測得的結(jié)果。其程序設(shè)計流程圖如圖5-3所示。具體程序見附錄2。 圖5-3 程序流程圖6 測試結(jié)果輔以數(shù)字示波器和信號發(fā)生器，完成該系統(tǒng)的測試過程。測試數(shù)據(jù)如表6-1和6-2所示。 8本文采用單片機和可編程邏輯器件（CPLD ）作為低頻數(shù)字相位測量儀的核心部分。用89C52進(jìn)行數(shù)據(jù)控制、處理，送到顯示器顯示，硬件結(jié)構(gòu)簡單，軟件采用C 語言實現(xiàn)，程序簡單可讀性強，效率高。與傳統(tǒng)電路相比，具有處理速度快、穩(wěn)定

19、性高、性價比高的優(yōu)點。參考文獻(xiàn)：1 賈惠芹, 郭恩全，張衛(wèi)東. 基于鎖相環(huán)的相位差測量儀J.自動化儀表，2006年10期 2 康華光. 電子技術(shù)基礎(chǔ)（數(shù)字部分）M.北京：高等教育出版社，2006 3 楊素行. 模擬電子技術(shù)基礎(chǔ)簡明教程M.北京：高等教育出版社，2006 4 潘松，黃繼業(yè).EDA 技術(shù)與VHDLM.北京： 清華大學(xué)出版, 2007 5 劉福齊.FPGA 嵌入式項目開發(fā)實戰(zhàn)M.北京：電子工業(yè)出版社, 20096 楊新華，陳玉松，金興文. 基于FFT 譜分析算法的高精度相位差測量方法J.自動化與儀器儀表，2006年06期9 附錄1 VHDL源代碼LIBRARY IEEE;PORT(

20、BCLK : IN STD_LOGIC; TCLK : IN STD_LOGIC; CLR : IN STD_LOGIC; CL : IN STD_LOGIC; SPUL : IN STD_LOGIC; START : OUT STD_LOGIC; EEND : OUT STD_LOGIC;SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0; DA TA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0; END etester;ARCHITECTURE behav OF etester ISSIGNAL BZQ : STD_LOGIC_VECTOR(3

21、1 DOWNTO 0; SIGNAL TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0; SIGNAL ENA : STD_LOGIC;SIGNAL MA,CLK1,CLK2,CLK3 : STD_LOGIC; SIGNAL Q1,Q2,Q3,BENA,PUL : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0; BEGIN START<=ENA;DA TA<=BZQ(7 DOWNTO 0 WHEN SEL="000" ELSE BZQ(15 DOWNTO 8 WHEN SEL="

22、;001" ELSE BZQ(23 DOWNTO 16 WHEN SEL="010" ELSE BZQ(31 DOWNTO 24 WHEN SEL="011" ELSE TSQ(7 DOWNTO 0 WHEN SEL="100" ELSE TSQ(15 DOWNTO 8 WHEN SEL="101" ELSE TSQ(23 DOWNTO 16 WHEN SEL="110" ELSE TSQ(31 DOWNTO 24 WHEN SEL="111" ELSE TSQ(3

23、1 DOWNTO 24; BZH : PROCESS(BCLK,CLR BEGINIF CLR='1' THEN BZQ<=(OTHERS=>'0' ELSIF BCLK'EVENT AND BCLK='1' THEN IF BENA='1' THEN BZQ<=BZQ+1; END IF; END IF; END PROCESS;TF : PROCESS(TCLK,CLR,ENA BEGINIF CLR='1' THEN TSQ<=(OTHERS=>'0' ELSIF TCLK'EVENT AND TCLK='1' THEN IF ENA='1' THEN TSQ<=TSQ+1; END IF; END IF; END PROCESS;10PROCESS(TCLK,CLR BEGIN IF CLR='1' THEN ENA<='0' ELSIF TCLK'EVENT AND TCLK='1' THEN ENA<=CL; END IF; END PROCESS; MA<