三維封裝的現(xiàn)在和未來

1、三維封裝的現(xiàn)在和未來微電子學一班隨著便攜式電子系統(tǒng)復(fù)雜性的增加，對VLSI集成電路用的低功率、輕型及小 型封裝的生產(chǎn)技術(shù)提出了越來越高的要求。同樣，許多航空和軍事應(yīng)用也正在朝 該方向發(fā)展。為滿足這些要求，現(xiàn)在產(chǎn)生了許多新的3- D封裝技術(shù)，或是將裸 芯片，或是將MCM沿z軸疊層在一起,這樣,在小型化方面就取得了極大的改 進同時，由于z平面技術(shù)總互連長度更短，會產(chǎn)生寄生電容，因而系統(tǒng)功耗可 降低約30%三維(3D)封裝技術(shù)的分類三維封裝的結(jié)構(gòu)類型有3種：一是埋置型3C封裝,即在多層基板底層埋置IC 芯片，頂層組裝IC芯片,其間高密度互連；二是有源基板型3D封裝,即在Si或GaAs 襯底上制造多層

2、布線和多種集成電路，頂層組裝模擬IC芯片和其它元器件；三是 疊層型3D封裝,即把多個裸芯片或封裝好芯片或多芯片模塊 (MCM沿Z軸疊裝、互,成本3D封連,組裝成3D封裝結(jié)構(gòu)。由于疊層型3D封裝適用范圍廣,并且工藝相對簡單 相對較低,已引起國外多家公司的注意,如Actel , IBM, Harris, Mo to rola 著名公司都在積極開展疊層型3D封裝的研究工作。下面將重點介紹疊層型 裝。1. 埋置型3D結(jié)構(gòu)這是一種實施最早(八十年代)，也是最為靈活方便的3D,同時又可作為 后布線的芯片互連技術(shù)，能大大減少焊點，提高電子產(chǎn)品可靠性的電子封裝技術(shù)。埋置型3D結(jié)構(gòu)又可分為基板開槽埋置型和多層布

3、線介質(zhì)埋置型，如圖1所示。在混合集成電路（H IC）多層布線中埋置R C元件已經(jīng)普遍,而埋置IC芯 片和R、C后的布線頂層仍可貼裝各類IC芯片，就可構(gòu)成更高組裝密度的3D-MCM 結(jié)構(gòu)。由于布線密度及功率密度都很高,所以這種3D-MCM所使用的基板多為高 導熱的Si基板、AIN基板或金屬基板。圖2 埋置型aiMCM結(jié)構(gòu)上圖 是AIN基板多層布線介質(zhì)埋置IC的3D-MCM結(jié)構(gòu),制作方法與常規(guī)多層 布線技術(shù)相同。2. 有源基板型3D結(jié)構(gòu)自從IC出現(xiàn)以來，人們就試圖將一個復(fù)雜的電子整機甚至電子系統(tǒng)都集成 在一大片Si圓片內(nèi),成為圓片規(guī)模IC（ WSI）。今天的VLSI、ASIC（專用集成電 路）已部

4、分地實現(xiàn)了 WSI,如CPU DSP攝錄一體機等,就是一個個小系統(tǒng)。有 些芯片的尺寸達到近30mm見方,能集成數(shù)千萬個器件。這種有源 Si基板再多層 布線，上面再安裝多芯片，就可形成有源基板型的3D-MCM,從而以立體封裝形式達到了 WSI所能實現(xiàn)的功能。無論是一個大尺寸的復(fù)雜IC作為Si基板還是WSI作為Si基板來進一步實現(xiàn)3D,其關(guān)鍵是要解決有源Si基板的成品率問題, 因為是成品率決定成本、價格。而解決成品率和成本、價格的有效辦法之一是降 低Si基板有源部分的復(fù)雜性和集成度，并對重要或關(guān)鍵部分增加心要的冗余設(shè) 計。這類有源基板型的3D-MCM吉構(gòu)如下圖所示。IC電彩簷M證脈ISlO, Tf

5、lSi畔It亞儀fcStJt 樁 2圖3 有源基板型:U4MCM結(jié)構(gòu)有源基板型3D-MCM的主要優(yōu)點,一是工藝與一般半導體IC工藝相同,從而可實現(xiàn) 大規(guī)模工業(yè)化生產(chǎn)，并隨著半導體藝技術(shù)的發(fā)展而不斷提高；二是Si基板與其 上面安裝的IC芯片能達到應(yīng)力完全匹配，從而使電子產(chǎn)品有更高的可靠性。3. 疊層型3D結(jié)構(gòu)疊層型3D,是將LSI、VLSI芯片、MCM或WSI無間隙的層層疊裝而成，是研 制開發(fā)的非?；钴S的3D結(jié)構(gòu)。上圖是在基板的兩側(cè)用直接芯片貼裝（DCA）方法形成的3D結(jié)構(gòu),芯片連接分 別采用了絲焊（WB）、載帶自動焊（TAB）和倒裝焊（FC）。最常見的裸芯片疊層3D封裝是先將生長凸點的好芯片倒

6、扣焊接在薄膜載體上,這種薄膜載體的材質(zhì)為陶瓷或環(huán)氧玻璃，上面有導體布線，內(nèi)部互連焊點，兩側(cè)有外部互連焊點，再把多個薄膜載體疊裝互連。其結(jié)構(gòu)見下圖。樹脂:J圖1裸芯片聽層結(jié)構(gòu)圖三維（3D）封裝技術(shù)的優(yōu)點與局限性尺寸和重量3- D 設(shè)計替代單芯片封裝縮小了器件尺寸、減輕了重量。尺寸縮小及重量減 輕的那部分取決于垂直互連的密度。和傳統(tǒng)的封裝相比，使用3- D技術(shù)可縮短小 尺寸、減輕重量達40 50倍。表1從體積和重量上比較了 TI公司3- D裸芯片封 裝和分立、2- D封裝（通常所說的MCM）。由表1可見，相對MCM技術(shù)、3- D封 裝技術(shù)可縮小體積5 6倍,減輕重量2 13倍；而相對分立式圭寸裝技

7、術(shù),3- D 封裝技術(shù)可縮小體積10 20倍,減輕重量3 19倍。這些都是因為解決了傳統(tǒng) 技術(shù)所帶來的多余重量和尺寸問題。就 Aladdin并行處理器來說，它比Cray X-MP處理器的尺寸和體積分別要縮小660和2700倍。硅片效率封裝技術(shù)的一個主要問題是 PCB芯片焊區(qū),如圖1所示,MCM由于使用了 裸芯片,焊盤減小了 20 90%,而3- D封裝則更有效地使用了硅片的有效區(qū)域, 這被稱之為硅片效率，硅片效率是指疊層中總的基板面積與焊區(qū)面積之比，因此和其他2- D封裝技術(shù)相比，3- D 技術(shù)的硅片效率超過MCM用基板3D器件焊區(qū)3D器件用焊區(qū)芯片焊區(qū)圖1期伽和：?-）技術(shù)間的硅片效率比較圖

8、延遲延遲指的是信號在系統(tǒng)功能電路之間傳輸所需要的時間。在高速系統(tǒng)中 總延遲時間主要受飛行時間限制，飛行時間是指信號沿互連傳輸?shù)臅r間，飛行 時間t與互連長度成正比，因此縮短延遲就需要用3- D封裝縮短互連長度?？s短互連長度，降低了互連伴隨的寄生電容和電感,因而縮短了信號傳輸延遲。例如,使用MCM技術(shù)的信號延遲縮短了約300%。而使用3- D技術(shù)由于電子元件相互間非常接近，短，如圖2 所示。圖2 2- D和3- 1、結(jié)構(gòu)的導線長度比較噪聲噪聲通常被定義為夾雜在有用信號間不必要的干擾，影響著信號的信息。在 高性能系統(tǒng)中，噪聲處理主要是一個設(shè)計問題，噪聲通過降低邊緣比率、延長延 遲及降低噪聲幅度限制著

9、系統(tǒng)性能，會導致錯誤的邏輯轉(zhuǎn)換。噪聲幅度和頻率主要受封裝和互連限制。在數(shù)字系統(tǒng)中存在4個主要噪聲源:1）反射噪聲；2）串 擾噪聲；3）同步轉(zhuǎn)換噪聲;4）電磁干擾（EMI）。所有這些噪聲源的幅度取決于 信號通過互連的上升時間，上升時間越快，噪聲越大。3- D技術(shù)在降低噪聲中 起著縮短互連長度的作用，因而也降低了互連伴隨的寄生性。另一方面，如果使 用3- D技術(shù)沒考慮噪聲因素,那么噪聲在系統(tǒng)中會成為一個問題。比方說,如果互連沿導線的阻抗不均勻或其阻抗不能匹配源阻抗和目標阻抗，那么就潛在 一個反射噪聲，進一步說，如果互連間距不夠大，也會潛在串擾噪聲。由于縮短 互連、降低互連伴隨的寄生性，同步噪聲也被

10、減小，因而，對于同等數(shù)目的互連， 產(chǎn)生的同步噪聲更小。功耗電子系統(tǒng)中散失的能量E與互連寄生電容C的關(guān)系為E = CV2 ,因而功耗p= fCV2 ,其中,V為通過C的擺動電壓，f為每秒的轉(zhuǎn)變數(shù)目。由于寄生電容 和互連長度成比例，所以，由于寄生性的降低，總功耗也降了下來。例如，10% 的系統(tǒng)功耗散失在PWB上的互連中,如果采用MCMi術(shù)制造產(chǎn)品,功耗將降低5 倍,因而產(chǎn)品比PWB產(chǎn)品要少消耗8%的功耗,而如果采用3- D技術(shù)制造產(chǎn)品, 由于縮短了互連長度，降低了互連伴隨的寄生性，功耗則會更低。速度3-D技術(shù)節(jié)約的功率可以使3- D器件以每秒更快的轉(zhuǎn)換速率（頻率）運 轉(zhuǎn)而不增加功耗，此外，寄生性（

11、電容和電感）的降低,3- D 器件尺寸和噪聲 的減小便于每秒的轉(zhuǎn)換率更高，這使總的系統(tǒng)性能得以提高。例如，采用3- DMCM集成技術(shù)的Aladdin并行處理器比Cray X- MP處理器每個單位體積可獲得 35000百萬條指令數(shù)秒（Ml PS）和10800浮點運算次數(shù)/秒（FLOPS）的改善?；ミB適用性和可接入性假定典型芯片厚度為6mm,如圖3所示，在3- D封裝圖 形中，距疊層中心元件等互連長度的元件有116個，而采用2- D封裝技術(shù)，距 中心元件等距離的元件只有8個，因而，疊層互連長度的縮短降低了芯片間的 傳輸延遲。此外，垂直互連可最大限度地使用有效互連，而傳統(tǒng)的封裝技術(shù)則受 諸如通孔或預(yù)

12、先設(shè)計好的互連的限制。由于可接入性和垂直互連的密度（平均導 線間距的信號層數(shù)）成比例，所以3- D封裝技術(shù)的可接入性依賴于垂直互連的 類型。外圍互連受疊層元件外圍長度的限制，與之相比，內(nèi)部互連要更適用、更 便利。帶寬在許多計算機和通信系統(tǒng)中，互連的帶寬（特別是存儲器的帶寬）對性能有 所限制，因而，低潛伏（延遲）、寬母線是非常理想的。例如，聞名于世的IntelPentium Pro公司將CPU和2級存儲器用多孔PGA封裝在一起以獲得大的存儲 器帶寬。令人激動的是3- D封裝技術(shù)可能被用來將CPU和存儲器芯片集成起來， 避免了高成本的多孔PGA3D封裝目前所遇到問題對于3D-TSV陣列堆疊，關(guān)鍵要

13、素有通孔形成/填充、晶圓減薄、質(zhì)量評價與 檢測技術(shù)、凸點形成和芯片與芯片/襯底的鍵合等。這些問題的解決將依賴于大量新型設(shè)備與工藝的開發(fā)。MTSV EauifHuenrs . Materials Market 耐hmIe i7那J圖1在設(shè)計方案提出之后，設(shè)備和材料就成為制造3D-TSV IC的關(guān)鍵因素減薄技術(shù)與設(shè)備減薄技術(shù)面臨的首要挑戰(zhàn)就是超薄化工藝所要求的50卩m的減薄能力。在這個厚度上，硅片很難容忍減薄工程中的磨削對硅片的損傷及內(nèi)在應(yīng)力,其剛性也難以使硅片保持原有的平整狀態(tài)。目前業(yè)界的主流解決方案是采用東京精密公司所率先倡導的一體機思路,硅片的磨削、拋光、保護膜去除、劃片膜粘貼等工序集合在一

14、臺設(shè)備內(nèi),硅片從磨片一直到粘貼劃片膜為止始終被吸在真空吸盤上，始終保持平整狀態(tài),從而解決了搬送的難題?？涛g技術(shù)與設(shè)備TS涮程都面臨一個共同的難題：通孔的刻蝕。目前通常有兩種方法：激光 鉆孔以及深反應(yīng)離子刻蝕（DRIE）。激光加工系統(tǒng)供應(yīng)商Xsil公司為TSV帶來了最 新解決方案，Xsil稱激光鉆孔工藝將首先應(yīng)用到低密度閃存及 CM*感器中，隨 著工藝及生產(chǎn)能力的提高，將會應(yīng)用到 DRA中。在TSVJ蝕設(shè)備領(lǐng)域，Lam Research推出了第一臺300mm TS刻蝕設(shè)備 2300Syndion，并已發(fā)貨至客戶。而 Aviza針對TSV先進封裝也推出了 Omegai2l刻 蝕系統(tǒng)，日月光（ASE

15、）已宣布將采用此系統(tǒng)研發(fā)先進制程技術(shù)。晶圓鍵合技術(shù)與設(shè)備EV（公司（奧地利）自2002年起,便致力于針對3D集成開發(fā)300mr晶圓鍵合設(shè)備, 其首款300mr多反應(yīng)腔3D鍵合系統(tǒng)已在2008年完成。CEA-Leti （法國）及SET法國） 成功開發(fā)出新一代高精度（0.5卩m）高鍵合力（4000N）的300mr晶圓器件鍵合設(shè)備FC300昔誤！未找到引用源。質(zhì)量評價與檢測技術(shù)相關(guān)設(shè)備可以預(yù)見，TSV的特殊性還會給3D IC制造的檢測和量測帶來前所未有的困 難，控制TSV通孔工藝需要幾何尺寸的量測， 以及對刻蝕間距和工藝帶來的各種 缺陷進行檢測。通常TSV的直徑在1卩m到50卩m深度在10卩m到15

16、0卩m深 寬比在3到5甚至更高，一顆芯片上的通孔大約在幾百甚至上千。 減薄和鍵合工 藝對檢測和量測的需求更多。厚度和厚度均勻度需要測量，工藝中必須監(jiān)控研磨 漿殘留、微粒污染、銅微粒、應(yīng)力引起的開裂、邊緣碎片等。對于鍵合，無論是 芯片至晶圓、還是晶圓之間，在精準的對位的同時，還需要控制表面粗糙程度、表面潔凈度和平坦度。另外，一些新的工藝步驟也需要考慮監(jiān)控， 比如尺寸在幾 十個微米的凸點陣列等。目前3D封裝技術(shù)的發(fā)展面臨的最大難題是制造過程中的實時工藝過程的實 時檢測問題，因為這一問題如果解決不了，那么就會出現(xiàn)高損耗，只有控制了每 一道生產(chǎn)工藝，就能有效地保證產(chǎn)品的質(zhì)量，從而達到有效地降低廢品率。

17、蘇州 德天光學技術(shù)有限公司開發(fā)的微焊點自動光學顯微檢測儀（MM）的出現(xiàn)剛好解 決了這一技術(shù)難題，它可滿足所有 3D封裝的每一個檢測點的實時工藝過程控制 的要求，微焊點自動光學顯微檢測儀（MM）的出現(xiàn)將大大促進3D封裝的發(fā)展。三維（3D）封裝技術(shù)的前景三維封裝技術(shù)改善了電子系統(tǒng)的許多方面，如尺寸、質(zhì)量、速度、產(chǎn)量及耗 能。此外，由于在3D元器件的組裝過程中系統(tǒng)消除了有故障的IC，其終端器件的成品率、可靠性及牢固性比分立形式的元器件要高。當前，3C封裝受若干因素的限制，其中諸如熱處理等一些限制是高密度的原因，其余的則是技術(shù)限制，如通 孔直徑線寬、通孔間距。預(yù)計隨著封裝技術(shù)的進步，將會減少這些限制的影響。3D封裝的主要問題有質(zhì)量、垂直互連密度、電特性、機械特性、熱特性、設(shè)計工具的可利用性、可靠性、測試性、返工、NER成本、封裝成本、芯片（KGD） 的可利用性及生產(chǎn)時間.這些因素決定了 3D封裝的選用，在許多情況下，這些因 素是相互關(guān)聯(lián)的，至于應(yīng)用，則要綜合考慮上述原因，選擇最合適使用的技術(shù)。1 張經(jīng)國,楊邦朝