FPGA分頻器設(shè)計(jì)

1、CPLD/FPGA 原理及應(yīng)用上機(jī)實(shí)驗(yàn)報(bào)告姓名：學(xué)號(hào)： 20091185015班級(jí)： 2009 級(jí) 0901 班院系：計(jì)算機(jī)及電子系專業(yè)： 電子科學(xué)與技術(shù)算機(jī)及電子系2012 年 5 月 CPLD/FPGA 原理及應(yīng)用課程上機(jī)實(shí)驗(yàn)報(bào)告（三）實(shí)驗(yàn)名稱實(shí)驗(yàn)時(shí)間2012 年5 月實(shí)驗(yàn)地點(diǎn)計(jì)算機(jī)實(shí)驗(yàn)室 10116 日姓名合 作 者實(shí) 驗(yàn) 人學(xué)號(hào)20091185015實(shí)驗(yàn)小組第2組實(shí)驗(yàn)性質(zhì)驗(yàn)證性設(shè)計(jì)性綜合性應(yīng)用性實(shí)驗(yàn)成績：評(píng)閱教師簽名：一 實(shí)驗(yàn)?zāi)康模?1)掌握常用的 EDA 設(shè)計(jì)工具的使用方法；(2) 熟悉軟件編程環(huán)境，熟練使用Quartus 軟件的各項(xiàng)功能；(3) 在軟件上調(diào)用各項(xiàng)已編譯好的Veril

2、og 語言程序，參考熟悉 Verilog 語言編程的格式；(4) 提高學(xué)生使用開發(fā)工具進(jìn)行實(shí)際電路或系統(tǒng)設(shè)計(jì)的能力。二實(shí)驗(yàn)內(nèi)容：（ 1）用 HDL 完成 10 分頻，占空比為50%2）用 HDL 完成 9 分頻，占空比為50%(3)分別對(duì)上述仿真進(jìn)行驗(yàn)證，并綜合處電路圖。三用 HDL 完成 10 分頻，占空比為50%源代碼如下：module odd_division(clk,rst,count,clk_odd);inputclk,rst;outputclk_odd;output3:0count;regclk_odd;reg3:0count;parameterN=10;always (posed

3、ge clk)if(! rst)begincount = 1b0;clk_odd = 1b0;endelseif ( count N/2-1)begincount = count + 1b1;endelsebegincount = 1b0;clk_odd = clk_odd;endendmodule激勵(lì)波形：仿真后的結(jié)果：仿真成功后得到的電路圖：四用 HDL 完成 9 分頻，占空比為50%源代碼為：module count_num(reset,clk,count);parameter num=9;input clk,reset;output wire count;reg4:0 m,n;reg

4、count1,count2;assign count=count1|count2;always (posedge clk)begin if(!reset)begin count1=0;m=0;endelsebegin if(m=num-1) m=0; else m=m+1;if (m(num-1)/2) count1=1;else count1=0;endendalways (negedge clk)begin if(!reset) begin count2=0;n=0;endelsebegin if(n=num-1) n=0; else n=n+1;if (n(num-1)/2) count

5、2=1;elsecount2=0;endendendmodule/仿真成功后的電路圖：實(shí)驗(yàn)總結(jié)：7. .學(xué)習(xí)運(yùn)用 HDL 語言描述簡單的分頻電路， 9 分頻和 10 分頻看似一樣其實(shí)中間有些許區(qū)別， 9 分頻為奇分頻， 9 分頻時(shí)將兩個(gè)分頻疊加；十分頻為偶分頻，使用一模N 計(jì)數(shù)器模塊即可實(shí)現(xiàn)，即每當(dāng)模N 計(jì)數(shù)器上升沿從 0 開始計(jì)數(shù)至 N-1 時(shí)，輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，同時(shí)給計(jì)數(shù)器一復(fù)位信號(hào)使之從0 開始重新計(jì)數(shù)，以此循環(huán)即可。8. 占空比為 50的分頻，設(shè)計(jì)思想如下：基于（ 1）中占空比為非 50的輸出時(shí)鐘在輸入時(shí)鐘的上升沿觸發(fā)翻轉(zhuǎn)；若在同一個(gè)輸入時(shí)鐘周期內(nèi)，此計(jì)數(shù)器的兩次輸出時(shí)鐘翻轉(zhuǎn)分別在與（

6、 1）中對(duì)應(yīng)的下降沿觸發(fā)翻轉(zhuǎn)，輸出的時(shí)鐘與（ 1）中輸出的時(shí)鐘進(jìn)行邏輯或，即可得到占空比為 50的奇數(shù)倍分頻時(shí)鐘。當(dāng)然其輸出端再與偶數(shù)倍分頻器串接則可以實(shí)現(xiàn)偶數(shù)倍分頻。 CPLD/FPGA 原理及應(yīng)用課程上機(jī)實(shí)驗(yàn)報(bào)告（四）實(shí)驗(yàn)名稱輸入 32 位時(shí)鐘可調(diào)的計(jì)數(shù)器實(shí)驗(yàn)時(shí)間2012 年5 月實(shí)驗(yàn)地點(diǎn)計(jì)算機(jī)機(jī)房 10130 日姓名高傲合 作 者喻正考實(shí) 驗(yàn) 人學(xué)號(hào)20091185015實(shí)驗(yàn)小組第組實(shí)驗(yàn)性質(zhì)驗(yàn)證性設(shè)計(jì)性綜合性應(yīng)用性實(shí)驗(yàn)成績：評(píng)閱教師簽名：一實(shí)驗(yàn)?zāi)康膶?shí)現(xiàn)電子時(shí)鐘等中等復(fù)雜程度功能模塊的設(shè)計(jì)，掌握模塊例化的方法及技巧 , 熟練運(yùn)用測試平臺(tái)modsim 進(jìn)行仿真。并熟練掌握 FPGA 的設(shè)計(jì)、

7、綜合、適配、下載及后仿真的全流程及方法。二 實(shí)驗(yàn)內(nèi)容1.設(shè)計(jì)一個(gè) 32 為可調(diào)的月計(jì)數(shù)器，用verilog 編程。2.用測試平臺(tái) modsim 進(jìn)行仿真。3.用 quartus綜合出電路圖。三 實(shí)驗(yàn)過程1.分頻模塊module divto(clk,rst,cout);parameter NUM=32768;input clk,rst; output reg cout;reg14:0 m;always (posedge clk)beginif(!rst) begin cout=0;m=0;endelse begin if(m=NUM-1) m=0; else m=m+1;if(m(NUM-1)/

8、2) cout=1; else cout=0; endendendmodule9. 秒計(jì)數(shù)模塊moudelcount_date(clk,rst,second,minute,hour,day,month,initialyear);input clk,rst,initialyear;reg 4:0 y_day;output reg 5:0 second,minute,day;output reg 4:0 hour;output reg 3:0 month;always (posedge clk or posedge rst)beginif(rst) second=59) second=0;else

9、 second=second+1;End分鐘計(jì)數(shù)模塊always (posedge clk or posedge rst)beginif(rst) minute=0;else if(minute=59)beginif (second=59)minute=minute+1;endelse minute=0;end小時(shí)計(jì)數(shù)模塊always (posedge clk or posedge rst)beginif(rst) hour=0;else if(hour=23)beginif (second=59&minute=59)hour=hour+1;endelse hour=0;end天計(jì)數(shù)模

10、塊always (posedge clk or posedge rst)beginif(month=1|month=3|month=5|month=7|month=8|month=10|month=12)y_day=31;else if(month=4|month=6|month=9|month=11)y_day=30;elseif(initialyear%100=0)&initialyear(%400=0)|(initialyear%100!=0)&(initialyear%4=0)y_day=29;else y_day=28;if(rst) day=1;else if(da

11、y=y_day)beginif (second=59&minute=59&hour=23)day=day+1;endelse day=1;end月計(jì)數(shù)模塊always (posedge clk or posedge rst)beginif(rst) month=1;else if(month=12)beginif (day=y_day+1)beginmonth=month+1;day=1;endendelse month=1;endEndmodule調(diào)節(jié)計(jì)數(shù)器模塊always(posedge clk or posedge rst)/*判斷是否為復(fù)位信號(hào) */if(rst)beg

12、insecond=0minute=0hour=0day=1month=1end仿真模塊module mytest;parameter DELAY=100;reg clk,rst ,initialyear;wire cout;wire 5:0 minute,day;wire 4:0 hour;wire 3:0 month;divto u1(clk,rst,cout);count_date u2(clk,rst,cout,minute,hour,day,month,initialyear);always #(DELAY/2) clk=clk;initial begin clk=0;rst=0;initialyear=2012;#DELAY rst=1;#DELAY rst=0;#(DELAY*300) $finish;endinitial$monitor($time,clk=%drst=%dcout=%d minute=%d hour=%dday=%dmonth=%disryear=%d,clk,rst,cout,minute,hour,day,month,isryear);endmodule6-Numbered_1b1d137b-e2c3-4d5c-8dc6-21dd7b55ebb2-Num仿真結(jié)果