實驗六Verilog設計分頻器計數(shù)器電路答案

1、實驗六Verilog設計分頻器/計數(shù)器電路時間：2021.03.09創(chuàng)作：歐陽法一、實驗目的1、進一步掌握最基本時序電路的實現(xiàn)方法；2、學習分頻器/計數(shù)器時序電路程序的編寫方法；3、進一步學習同步和異步時序電路程序的編寫方 法。二、實驗內容1、用Verilog設計一個1（）分頻的分頻器，要求輸入 為clock （上升沿有效）,reset （低電平復位），輸 出clockout為4個clock周期的低電平，4個clock周 期的高電平）,文件命名為fcnpinqilO.Vo2、用Verilog設計一異步清零的十進制加法計數(shù)器， 要求輸入為時鐘端CLI （上升沿）和并步清除端 CLR （高電平復位

2、），輸出為進位端C和4位計數(shù)輸 出端Q,文件命名為coutcrlO.Vo3、用Verilog設計8位同步二進制加減法計數(shù)器，輸入為時鐘端CLI (上升沿有效)和異步清除端CLR (低電平有效)，加減控制端UPDOWN ,當UPDOVTN為1時執(zhí)行加法計數(shù)，為()時執(zhí)行減法計 數(shù)；輸出為進位端C和8位計數(shù)輸出端Q,文件命 名為 coutcrS.Vo4、用VERILOG設計一可變模數(shù)計數(shù)器，設計要 求：令輸入信號Ml和M0控制計數(shù)模，當 M1M()=()()時為模18加法計數(shù)器；M1M()=()1時為模 4加法計數(shù)器；當M1M0二1()時為模12加法計數(shù)器； MlMOll時為模6加法計數(shù)器，輸入e

3、lk上升沿有 效，文件命名為mcout5.v。5、VerilogHDL設計有時鐘時能的兩位十進制計數(shù) 器，有時鐘使能的兩位十進制計數(shù)器的元件符號如圖 所示，CLI是時鐘輸入端，上升沿有效；ENA是時 鐘使能控制輸入端，高電平有效，當ENA二1時，時 鐘CLK才能輸入；CLR是復位輸入端，高電平有 效，異步清零；Q3.O是計數(shù)器低4位狀態(tài)輸出端， QR.0是高4位狀態(tài)輸出端；COUT是進位輸出端。三、實驗步驟實驗一：分頻器2021.03.09歐陽法創(chuàng)編2021.03.091、建立工程2、創(chuàng)建VerilogHDL文件3、輸入1()分頻器程序代碼并保存4、進行綜合編譯5、新建波形文件6、導入引腳7、

4、設置信號源并保存8、生成網表9、功能仿真10、仿真結果分析由仿真結果可以看出clockout輸出5個clock周期 的低電平和5個clock的鬲電平達到1()分頻的效 果，設計正確。實驗二：十進制加法計數(shù)器(異步清零)1、建立工程2、創(chuàng)建VerilogHDL文件3、輸入加法計數(shù)器代碼并保存4、進行綜合編譯5、新建波形文件6、導入引腳7、設置信號源并保存8、生成網表9、功能仿真10、仿真結果分析由仿真結果可以看出異步清除端CLR高電平時，輸出Q清零，CLR低電平則Q進行1到9的計 數(shù)，超過9進位端C為1 , Q從()開始重新計數(shù) 如此循環(huán)。因此設計正確。實驗三：8位同步二進制加減計數(shù)器1、建立工

5、程2、創(chuàng)建VcrilogHDL文件3、輸入同步8位加減法計數(shù)器程序代碼并保存4、進行綜合編譯5、新建波形文件6、導入引腳7、設置信號源并保存8、生成網表9、功能仿真10、仿真結果分析由仿真波形圖可以看出當時鐘clock的上升沿到來 時，clr為低電平時清零，實現(xiàn)同步復位。當 updown為低電平時，計數(shù)器做減法操作；當 updown為低電平時，計數(shù)器做加法操作。所以設 計正確。實驗四：可變模數(shù)計數(shù)器1、建立工程2、創(chuàng)建VerilogHDL文件3、輸入可變模數(shù)計數(shù)器程序代碼并保存module mcout5_ljj (Ml ,M(),CLI,out,c,CLR);input Ml,MO,CLK,C

6、LR;output c;output5:()out;wg c;reg5:0M,N;reg5:()out;always (posedge CLK or posedge CLR)beginif (CLR)beginout=();N=0;2021.03.09歐陽法創(chuàng)編2021.03.09endelsebeginN=M;case(Ml,M0)*b()():Mv 二 18;*b()l:M=4;*bl():Mv 二 12;bll:Mv=6;cndcascif(N=M)beginif(out=(M-l)beginout=();c 二c;endelsebeginout=out+l;endendelsebegi

7、nout=();c=();endendendcndmodulc4、進行綜合編譯5、新建波形文件6、導入引腳7、功能仿真11.仿真結果分析當M1MO=OO時波形圖，此時為模18的加法計數(shù)器當M1M0二()1時波形圖,此時為模4加法計數(shù)器當M1M0二1()時波形圖,此時為模12加法計數(shù)器當M1M()=()1時波形圖,此時為模6加法計數(shù)器 實驗五：2位十進制計數(shù)器1、建立工程2、創(chuàng)建VerilogHDL文件3、輸入2位十進制計數(shù)器程序代碼并保存module counters (clk,clr,cna,cout,ql,qh);input clk,clr,cna;output cout;output3:0 ql,qh;reg3:0qh,ql;reg cout;always (posedgc elk or posedge clr)beginif(clr)beginqhv 二()；qlv=()；cout=();endelse if(cna)beginql=ql+l；if(ql=bl010)beginql=0;qh=qh+l;if(qh=,bl()10)beginqh=();cout=cout;endendendendcndmo