大規(guī)模集成電路設(shè)計基礎(chǔ)

1、大規(guī)模集成電路設(shè)計基礎(chǔ)論文CPLD 和 FPGA 的區(qū)別學(xué)院：濱江學(xué)院專業(yè)：通信工程學(xué)號：姓名：指導(dǎo)老師：CPLDCPLD 和和 FPGAFPGA 的區(qū)別的區(qū)別1).1).兩者的區(qū)別兩者的區(qū)別: :最大的區(qū)別，就是 CPLD 進(jìn)行一次下載編程（寫入操作）后，其邏輯門組合方式就保存下來，不管什么時候斷電，通電，他都可以執(zhí)行上一次的邏輯功能。FPGA 不能保存上次邏輯功能，斷電后，F(xiàn)PGA 就失去所有配置。因此 FPGA 通常需要帶一塊配置芯片，在通電后，對 FPGA 進(jìn)行重新配置，恢復(fù)功能（重配置需要時間，CPLD 通電后，馬上就可以執(zhí)行相應(yīng)邏輯） 。CPLD 的擦寫次數(shù)非常有限，經(jīng)過 1001

2、000 次左右的反復(fù)擦寫就報廢了。而 FPGA 可以反復(fù)擦寫無限次（當(dāng)然，實際上是有限的。但是在通常使用中，就算你反復(fù)擦寫，大概你掛了，它還沒有掛） 。FPG 的配置芯片擦寫次數(shù)有限，而且常常只能燒寫一次（OTP)。CPLD 的容量一般比較小，F(xiàn)PGA 容量很大。綜合上面所有的情況，結(jié)論是這樣的，你在學(xué)習(xí)階段，或者開發(fā)階段，最好使用 FPGA，因為可以反復(fù)擦寫， 不對馬上重新燒寫。 只要不斷電， 你燒寫下去的邏輯功能是一直可用的。定型后可以使用 CPLD，可以免去 FPGA。但是當(dāng)你的配置容量非常大的時候，CPLD 裝不下，你又必須采用 FPGA 了，這個時候，在最后成品上需要加配置芯片（當(dāng)然

3、也用單片機模擬配置芯片，具體這個地方不介紹） 。市面上尤其是學(xué)校里面可以看到 Xilinx 公司或者 Altera 公司各種不同的開發(fā)板， 其實只有兩個大類，CPLD 開發(fā)板和 FPGA 開發(fā)板。盡管和都是可編程器件,有很多共同特點,但由于和結(jié)構(gòu)上的差異,具有各自的特點:更適合完成各種組合邏輯, 更適合于完成時序邏輯。換句話說,更適合于觸發(fā)器豐富的結(jié)構(gòu),而更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。在編程上比具有更大的靈活性。 通過修改具有固定內(nèi)連電路的邏輯功能來編程,主要通過改變內(nèi)部連線的布線來編程;

4、可在邏輯門下編程,而是在邏輯塊下編程。的集成度比高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。比使用起來更方便。的編程采用2或技術(shù),無需外部存儲器芯片,使用簡單。 而的編程信息需存放在外部存儲器上,使用方法復(fù)雜。的速度比快,并且具有較大的時間可預(yù)測性。這是由于是門級編程,并且之間采用分布式互聯(lián),而是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式的。在編程方式上,主要是基于2或存儲器編程,編程次數(shù)可達(dá) 1 萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。又可分為在編程器上編程和在系統(tǒng)編程兩類。 大部分是基于編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入中。 其優(yōu)點是可以編程任意次,可在工

5、作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。保密性好,保密性差。綜合以上特點可以知道，CPLD 可以實現(xiàn)的功能比較單一，適合純組合邏輯。因此在進(jìn)行IC 設(shè)計的原型驗證或者設(shè)計中包含了復(fù)雜的協(xié)議處理，或者設(shè)計中使用大量的時序元件時一般選用 FPGA 器件。 也就是說 FPGA 可以適應(yīng)當(dāng)前技術(shù)發(fā)展中高密度集成的各種設(shè)計。 所以選擇開發(fā)板盡量選擇最新器件以及主流器件， 行業(yè)發(fā)展太快， 幾年以前的芯片也就在學(xué)校可以找到而一般公司是不會使用也不會采購的。2).2).用用 FPGAFPGA，還是用，還是用 CPLDCPLD？隨著復(fù)雜可編程邏輯器件(CPLD)密度的提高， 數(shù)字器件設(shè)計人員在進(jìn)行大型設(shè)計

6、時， 既靈活又容易，而且產(chǎn)品可以很快進(jìn)入市場。許多設(shè)計人員已經(jīng)感受到 CPLD 容易使用、時序可預(yù)測和速度高等優(yōu)點，然而，在過去由于受到 CPLD 密度的限制，他們只好轉(zhuǎn)向 FPGA 和ASIC?，F(xiàn)在，設(shè)計人員可以體會到密度高達(dá)數(shù)十萬門的 CPLD 所帶來的好處。CPLD 結(jié)構(gòu)在一個邏輯路徑上采用 1 至 16 個乘積項，因而大型復(fù)雜設(shè)計的運行速度可以預(yù)測。因此，原有設(shè)計的運行可以預(yù)測，也很可靠，而且修改設(shè)計也很容易。CPLD 在本質(zhì)上很靈活、時序簡單、路由性能極好，用戶可以改變他們的設(shè)計同時保持引腳輸出不變。與 FPGA 相比，CPLD 的 I/O 更多，尺寸更小。如今，通信系統(tǒng)使用很多標(biāo)準(zhǔn)

7、，必須根據(jù)客戶的需要配置設(shè)備以支持不同的標(biāo)準(zhǔn)。CPLD 可讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議，并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。 這為系統(tǒng)設(shè)計人員帶來很大的方便， 因為在標(biāo)準(zhǔn)尚未完全成熟之前他們就可以著手進(jìn)行硬件設(shè)計，然后再修改代碼以滿足最終標(biāo)準(zhǔn)的要求。CPLD 的速度和延遲特性比純軟件方案更好，它的 NRE 費用低於 ASIC，更靈活，產(chǎn)品也可以更快入市。CPLD 可編程方案的優(yōu)點如下：1、邏輯和存儲器資源豐富(Cypress Delta39K200 的 RAM 超過 480 Kb)2、帶冗余路由資源的靈活時序模型3、改變引腳輸出很靈活4、可以裝在系統(tǒng)上后重新編程5、I/O 數(shù)目多6、具有可

8、保證性能的集成存儲器控制邏輯7、提供單片 CPLD 和可編程 PHY 方案由於有這些優(yōu)點， 設(shè)計建模成本低， 可在設(shè)計過程的任一階段添加設(shè)計或改變引腳輸出，可以很快上市。CPLD 與 FPGA 有何區(qū)別？CPLD 的密度范圍很寬， 可以用於最簡單的邏輯設(shè)計， 也可以用於很復(fù)雜的設(shè)計?？梢杂盟堰壿嫛⒏咝阅芏喽丝诤?FIFO 存儲器，以及用于要求嚴(yán)格的通信用 SERDES 集成在一起。雖然 CPLD 與 FPGA 有許多共同之處，但兩者有著本質(zhì)的區(qū)別。就像 FPGA 一樣，設(shè)計人員也應(yīng)當(dāng)了解所用的 CPLD 結(jié)構(gòu)，以便用最少的資源實現(xiàn)最好的性能。本文以目前世界上最大的 CPLD 系列 Cypre

9、ss Delta39KTM 系列高密度 CPLD 為例，介紹 CPLD的結(jié)構(gòu)。a.CPLDa.CPLD 的結(jié)構(gòu)：的結(jié)構(gòu)：CPLDCPLD 是屬於粗粒結(jié)構(gòu)的可編程邏輯器件是屬於粗粒結(jié)構(gòu)的可編程邏輯器件。 它具有豐富的邏輯資源它具有豐富的邏輯資源( (即邏輯門與寄存器的即邏輯門與寄存器的比例高比例高) )和高度靈活的路由資源和高度靈活的路由資源。CPLD 的路由是連接在一起的，而 FPGA 的路由是分割開的。FPGA 可能更靈活， 但包括很多跳線， 因此速度較 CPLD 慢。 CPLD 以群陣列 （array of clusters）的形式排列， 由水平和垂直路由通道連接起來。 這些路由通道把信號

10、送到器件的引腳上或者傳進(jìn)來，并且把 CPLD 內(nèi)部的邏輯群連接起來。CPLDCPLD 之所以稱作粗粒之所以稱作粗粒，是因為是因為，與路由數(shù)量與路由數(shù)量相比，邏輯群要大得到。相比，邏輯群要大得到。CPLDCPLD 的邏輯群比的邏輯群比 FPGAFPGA 的基本單元大得多，因此的基本單元大得多，因此 FPGAFPGA 是細(xì)粒的。是細(xì)粒的。CPLD 的功能塊 CPLD 最基本的單元是宏單元(見圖 1 的左側(cè))。 一個宏單元包含一個寄存器(使用多達(dá) 16 個乘積項作為其輸入)及其它有用特性。因為每個宏單元用了 16 個乘積項，因此設(shè)計人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何 CPLD

11、被認(rèn)為是“邏輯豐富”型的。宏單元以邏輯模塊的形式排列(LB)，每個邏輯模塊由 16 個宏單元組成(見圖 1中間)。宏單元執(zhí)行一個 AND 操作，然后一個 OR 操作以實現(xiàn)組合邏輯。每個邏輯群有 8 個邏輯模塊， 所有邏輯群都連接到同一個可編程互聯(lián)矩陣。 每個群還包含兩個單端口邏輯群存儲器模塊和一個多端口通道存儲器模塊。 前者每模塊有 8,192b 存儲器， 后者包含 4,096b 專用通信存儲器且可配置為單端口、多端口或帶專用控制邏輯的 FIFO。b.CPLDb.CPLD 有什麼好處？有什麼好處？I/O 數(shù)量多。 CPLD 的好處之一是在給定的器件密度上可提供更多的 I/O 數(shù)， 有時甚至高達(dá)

12、 70%。 時序模型簡單， CPLD 優(yōu)于其它可編程結(jié)構(gòu)之處在于它具有簡單且可預(yù)測的時序模型。這種簡單的時序模型主要應(yīng)歸功于 CPLD 的粗粒度特性。CPLD 可在給定的時間內(nèi)提供較寬的相等狀態(tài)，而與路由無關(guān)。這一能力是設(shè)計成功的關(guān)鍵，不但可加速初始設(shè)計工作，而且可加快設(shè)計調(diào)試過程。c.c.粗粒粗粒 CPLDCPLD 結(jié)構(gòu)的優(yōu)點：結(jié)構(gòu)的優(yōu)點：CPLD 是粗粒結(jié)構(gòu)，這意味著進(jìn)出器件的路徑經(jīng)過較少的開關(guān)，相應(yīng)地延遲也小。因此，與等效的 FPGA 相比，CPLD 可工作在更高的頻率，具有更好的性能。CPLD 的另一個好處是其軟件編譯快，因為其易于路由的結(jié)構(gòu)使得布放設(shè)計任務(wù)更加容易執(zhí)行。細(xì)粒 FPGA

13、 結(jié)構(gòu)的優(yōu)點 FPGA 是細(xì)粒結(jié)構(gòu)，這意味著每個單元間存在細(xì)粒延遲。如果將少量的邏輯緊密排列在一起，F(xiàn)PGA 的速度相當(dāng)快。然而，隨著設(shè)計密度的增加，信號不得不通過許多開關(guān)，路由延遲也快速增加，從而削弱了整體性能。CPLD 的粗粒結(jié)構(gòu)卻能很好地適應(yīng)這一設(shè)計布局的改變。靈活的輸出引腳 CPLD 的粗粒結(jié)構(gòu)和時序特性可預(yù)測，因此設(shè)計人員在設(shè)計流程的后期仍可以改變輸出引腳，而時序仍保持不變。d.CPLDd.CPLD 中的嵌入式存儲器：中的嵌入式存儲器：CPLD 內(nèi)置冗余高速通信存儲器，其集成的 FIFO 和雙端口控制邏輯可確保高速運行。這使得用戶的設(shè)計僅需較少的邏輯資源就可獲得較高的性能。有了集成的

14、 FIFO 控制邏輯，用戶就無須手工創(chuàng)建邏輯。它還節(jié)省了設(shè)計人員的編程資源。例如，CPLD 的真正雙端口 RAM包含專用仲裁邏輯。當(dāng)?shù)刂窙_突發(fā)生時，這種邏輯就可提供仲裁功能，無須從可編程門創(chuàng)建仲裁邏輯。CPLD 還集成了帶標(biāo)識邏輯的 FIFO。對于那些需要大存儲器的設(shè)計，較低密度的 CPLD 就可滿足要求，成本也相應(yīng)較低。這顯然在成本和功耗方面是一大優(yōu)勢。e.e.為什么為什么 CPLDCPLD 和和 FPGAFPGA 需要不同的邏輯設(shè)計技巧？需要不同的邏輯設(shè)計技巧？FPGA 是細(xì)粒器件，其基本單元和路由結(jié)構(gòu)都比 CPLD 的小。FPGAFPGA 是是“寄存器豐富寄存器豐富”型的型的( (即其寄

15、存器與邏輯門的比例高即其寄存器與邏輯門的比例高) )，而而 CPLDCPLD 正好相反正好相反，它是它是“邏輯豐富邏輯豐富”型的型的。很多設(shè)計人員偏愛 CPLD 是因為它簡單易用和高速的優(yōu)點。CPLD 更適合邏輯密集型應(yīng)用，如狀態(tài)機和地址解碼器邏輯等。 而 FPGA 則更適用于 CPU 和 DSP 等寄存器密集型設(shè)計。 新的 CPLD 封裝 CPLD有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。自引導(dǎo)方案在單個封裝內(nèi)集成了 FLASH存儲器和 CPLD，無須外部引導(dǎo)單元，從而可降低設(shè)計復(fù)雜性并節(jié)省板空間。在給定的封裝尺寸內(nèi)，有更高的器件密度共享引腳輸出。這就為設(shè)計人員提供了“放大”設(shè)計的便利，而無須更改板上的引腳輸出。CPLD 的功耗與同樣密度的 FPGA 相比，CPLD 的待機功耗更低。f.f.小結(jié)：小結(jié)：許多設(shè)計人員都熟悉傳統(tǒng)的 PLD，并喜歡這種結(jié)構(gòu)所固有的靈活性和易用性。CPLD 為ASIC 和 FPGA 設(shè)計人員提供了一種很好的替代方案，可讓他們以更簡單、方便易用的結(jié)構(gòu)實現(xiàn)其設(shè)計。CPLD 現(xiàn)已達(dá)到數(shù)十萬門的密度，并可提供當(dāng)今