XilinxFPGADCI地指導(dǎo)應(yīng)用

1、Xilinx系列FPGA的DCI技術(shù)1、DCI技術(shù)概述隨著FPGA芯片越大而且系統(tǒng)時鐘越高，PCB板設(shè)計以及結(jié)構(gòu)設(shè)計變得越 難，隨著速率的提高，板間的信號完整性變的非常關(guān)鍵，PCB板上若有關(guān)鍵信號，那么需要進(jìn)行阻抗匹配，從而避免信號的反射和震蕩。Xilinx公司提供DCI(Digitally Co ntrolled Impeda nee)可以在芯片部進(jìn)行阻抗匹配，匹配電阻更加接 進(jìn)芯片，可以減少元器件，節(jié)省 PDB板面積，并且也更方便走線。傳統(tǒng)的阻抗匹配是在PCB板上端接一個電阻。理想情況下，源端輸出阻抗 認(rèn)為是很小的，而接受端的輸入阻抗認(rèn)為是很大，在實(shí)際電路中都可以不去考慮， 只考慮PCB上

2、的走線，從接收端看過去PCB特征阻抗應(yīng)該等于源端接電阻，這 樣電流從源端流向接收端才不會導(dǎo)致反射。2、阻抗匹配原理阻抗匹配是指負(fù)載阻抗與激勵源部阻抗互相適配， 得到最大功率輸出的一種 工作狀態(tài)。對于不同特性的電路，匹配條件是不一樣的。在純電阻電路中，當(dāng)負(fù) 載電阻等于激勵源阻時，則輸出功率為最大，這種工作狀態(tài)稱為匹配，否則稱為 失配。當(dāng)激勵源阻抗和負(fù)載阻抗含有電抗成份時， 為使負(fù)載得到最大功率，負(fù)載 阻抗與阻必須滿足共扼關(guān)系，即電阻成份相等，電抗成份只數(shù)值相等而符號相反。 這種匹配條件稱為共扼匹配。在高速的設(shè)計中，阻抗的匹配與否關(guān)系到信號的質(zhì)量優(yōu)劣。阻抗匹配的技術(shù) 可以說是豐富多樣，但是在具體的

3、系統(tǒng)中怎樣才能比較合理的應(yīng)用，需要衡量多 個方面的因素。例如我們在系統(tǒng)中設(shè)計中，很多采用的都是源段的串連匹配。 對 于什么情況下需要匹配，采用什么方式的匹配，為什么采用這種方式。例如：差 分的匹配多數(shù)采用并聯(lián)終端匹配；時鐘采用串聯(lián)源端匹配。2.1串聯(lián)源端匹配串聯(lián)源端匹配的理論出發(fā)點(diǎn)是在信號源端阻抗低于傳輸線特征阻抗的條件 下，在信號的源端和傳輸線之間串接一個電阻 R，使源端的輸出阻抗與傳輸線的 特征阻抗相匹配，抑制從負(fù)載端反射回來的信號發(fā)生再次反射。 串聯(lián)終端匹配后 的信號傳輸具有以下特點(diǎn)：1、 由于串聯(lián)匹配電阻的作用，驅(qū)動信號傳播時以其幅度的50%向負(fù)載端傳 播。2、信號在負(fù)載端的反射系數(shù)接

4、近+1,因此反射信號的幅度接近原始信號幅度的50%。3、反射信號與源端傳播的信號疊加，使負(fù)載端接受到的信號與原始信號的幅度近似相同。4、負(fù)載端反射信號向源端傳播，到達(dá)源端后被匹配電阻吸收。5、反射信號到達(dá)源端后，源端驅(qū)動電流降為 0,直到下一次信號傳輸。相對串聯(lián)匹配來說，不要求信號驅(qū)動器具有很大的電流驅(qū)動能力。 選擇串聯(lián) 源端匹配電阻值的原則很簡單，就是要求匹配電阻值與驅(qū)動器的輸出阻抗之和與 傳輸線的特征阻抗相等。理想的信號驅(qū)動器的輸出阻抗為零，實(shí)際的驅(qū)動器總是 有比較小的輸出阻抗，而且在信號的電平發(fā)生變化時，輸出阻抗可能不同。比如 電源電壓為+ 4.5V的CMOS驅(qū)動器，在低電平時典型的輸出

5、阻抗為 37歐姆，在 高電平時典型的輸出阻抗為45歐姆；TTL驅(qū)動器和CMOS驅(qū)動一樣，其輸出阻 抗會隨信號的電平大小變化而變化。因此，對 TTL或CMOS電路來說，不可能 有十分正確的匹配電阻，只能折中考慮。鏈狀拓?fù)浣Y(jié)構(gòu)的信號網(wǎng)路不適合使用串 聯(lián)終端匹配，所有的負(fù)載必須接到傳輸線的末端。 可以看出，有一段時間負(fù)載端 信號幅度為原始信號幅度的一半。顯然這時候信號處在不定邏輯狀態(tài)，信號的噪 聲容限很低。串聯(lián)匹配是最常用的終端匹配方法。 它的優(yōu)點(diǎn)是功耗小，不會給驅(qū)動器帶來 額外的直流負(fù)載，也不會在信號和地之間引入額外的阻抗； 而且只需要一個電阻 元件。2.2并聯(lián)源端匹配并聯(lián)終端匹配的理論出發(fā)點(diǎn)是在

6、信號源端阻抗很小的情況下，通過增加并聯(lián) 電阻使負(fù)載端輸入阻抗與傳輸線的特征阻抗相匹配，達(dá)到消除負(fù)載端反射的目 的。實(shí)現(xiàn)形式分為單電阻和雙電阻兩種形式。 并聯(lián)終端匹配后的信號傳輸具有以 下特點(diǎn)：1、驅(qū)動信號近似以滿幅度沿傳輸線傳播；2、所有的反射都被匹配電阻吸收；3、負(fù)載端接受到的信號幅度與源端發(fā)送的信號幅度近似相同。在實(shí)際的電路系統(tǒng)中，芯片的輸入阻抗很高，因此對單電阻形式來說，負(fù)載 端的并聯(lián)電阻值必須與傳輸線的特征阻抗相近或相等。假定傳輸線的特征阻抗為 50歐姆，則R值為50歐姆。如果信號的高電平為5V，則信號的靜態(tài)電流將達(dá) 到100mA。由于典型的TTL或CMOS電路的驅(qū)動能力很小，這種單電

7、阻的并聯(lián) 匹配方式很少出現(xiàn)在這些電路中。雙電阻形式的并聯(lián)匹配，也被稱作戴維南終端匹配，要求的電流驅(qū)動能力比 單電阻形式小。這是因為兩電阻的并聯(lián)值與傳輸線的特征阻抗相匹配， 每個電阻 都比傳輸線的特征阻抗大。考慮到芯片的驅(qū)動能力，兩個電阻值的選擇必須遵循 三個原則：1、兩電阻的并聯(lián)值與傳輸線的特征阻抗相等；2、與電源連接的電阻值不能太小，以免信號為低電平時驅(qū)動電流過大；3、與地連接的電阻值不能太小，以免信號為高電平時驅(qū)動電流過大。傳統(tǒng)的終端匹配要求電阻盡量靠近芯片管腳，不但增加了PCB的布線的難度，而且還增加了元器件的數(shù)量。3、DCI技術(shù)根據(jù)I/O的電平標(biāo)準(zhǔn)，DCI技術(shù)可以控制驅(qū)動器的輸出阻抗，

8、也可以在驅(qū)動 器或者接收器上添加并行終端。目的都是精確的匹配傳輸線上的特征阻抗。DCI技術(shù)根據(jù)VRP和VRN上的高精度參考電阻計算I/O部的阻抗。并且可以持續(xù)補(bǔ) 償因為溫度和電壓變化引起的阻抗變化。對于阻抗控制驅(qū)動器，DCI使阻抗匹配外部的兩個參考電阻， 或者匹配這兩 個參考電阻的一半。對于并行終端，包括發(fā)送器和接收器，DCI技術(shù)讓終端電阻更加接近輸出驅(qū)動器或者輸入buffer。對于7系列FPGA,DCI技術(shù)只用在HP I/O bank對HR I/O bank并不適用。Xilinx DCI使用兩個復(fù)用管腳來調(diào)整驅(qū)動器的阻抗或者并聯(lián)終 端電阻。這兩個管腳分別是 VRN和VRP。VRN必須通過一個

9、參考電阻 Rref上 拉到VCCO ,而VRP則必須通過一個參考電阻 Rref下拉到地。這個Rref的阻值 一般等于PCB走線的特征阻抗或者是這個阻抗的 2倍。要在設(shè)計中使用DCI技 術(shù)，需要滿足以下條件：? 該信號管腳是在HP I/O BANK,并且在約束中聲明該管腳的標(biāo)準(zhǔn)是帶有 DCI的；? 在VRN上接一個高精度的參考電阻上拉到 Vcco；? 在VRP上接一個高精度的參考電阻下拉到地；? VRN和VRP都在同一個HP BANK，除非使用了 DCI疊代，DCI迭代只需 要 HP master BANK 的。? DCI計算可以通過 DCIRESET原語進(jìn)行復(fù)位。通過發(fā)送RST高脈沖給DCIR

10、ESET, DCI開始計算阻抗值并且此時所有使用了 DCI的I/O都不工作， 直到LOCKED信號拉高為止。3.1阻抗控制驅(qū)動器對于阻抗控制驅(qū)動器，DCI提供兩種阻抗匹配類型：1、和參考電阻相等2、等于參考電阻的一半這種的話，R必須等于2Z0,電平標(biāo)準(zhǔn)要選擇DCI_DV2，如LVDCI_DV2_15、LVDCI_DV2_18的原語，使用這種方式主要是為了降低靜態(tài)功耗。3.2并聯(lián)終端（分立電阻）對于并聯(lián)終端，DCI使用一種戴維南等效電路或者分立電阻，使用Vcco/2的電平戴維南等效電路:適合于分立電阻的DCI電平標(biāo)準(zhǔn)如下表:4、二態(tài) DCI對于有些電平標(biāo)準(zhǔn)，如SSTL和HSTL的一級標(biāo)準(zhǔn)僅僅支持

11、單向信號，而二 級標(biāo)準(zhǔn)既支持單向也支持雙向信號，當(dāng)分立終端在使用時，DCI只控制分立終端 的阻抗而不是驅(qū)動器的阻抗，所以對于雙向信號來說，當(dāng)它作為驅(qū)動器時，需要 關(guān)閉分立終端的應(yīng)用。XILINX提供了一個DCI-T的標(biāo)準(zhǔn)來滿足這一要求，只需 要將相應(yīng)的電平標(biāo)準(zhǔn)改成這種帶有 DCI-T的就行。三態(tài)DCI只適合于雙向信號。 適用三態(tài)DCI的電平標(biāo)準(zhǔn)如下表：DCI所有的電平標(biāo)準(zhǔn)如下表5、DCI迭代7系列FPGA可以使用DCI迭代，DCI迭代就是同在一列的I/O BANK可 以共享一對參考電阻，即只要這一列的 I/O BANK中的master BANK的RFN和 RFP接了相應(yīng)的電阻后，其他的slav

12、e BANK的RFN和RFP都不需要再接參考 電阻了。這樣大大減少了元器件數(shù)量同時也減少了功耗。DCI迭代需要遵循如下規(guī)則：? 需要DCI迭代的管腳必須在同一列 BANK上；? 同一列BANK需要分成MASTER和SLAVE BANK，他們應(yīng)該有共同的 Vcco 和 Vref ；? 在同一列BANK上，但是沒有使用DCI技術(shù)的BANK可以不遵循第二條規(guī)則;? 為了實(shí)現(xiàn)這個DCI迭代，需要使用DCI_CASCADE Constraint約束語法規(guī)則：CONFIG DCI_CASCADE ="."例如：CONFIG DCI_CASCADE = "11 13 15 17

13、"；總之，對于7系列FPGA要正確使用DCI技術(shù)的話，要做如下：? Vcco必須是基于合適的電平標(biāo)準(zhǔn)；? 使用正確的DCI I/O BUFFER通過電平標(biāo)準(zhǔn)屬性或者在 HDL中例化的代碼 中；? DCI技術(shù)要求相應(yīng)的BANK中VRN和VRP管腳用來連接正確的參考電阻， 對于DCI迭代技術(shù)則只要 master bank中的VRN和VRP管腳用來連接正確 的參考電阻。有一種情況就是當(dāng) DCI （帶阻抗控制驅(qū)動器）只作為輸入時， 并且這些管腳又是僅有的使用了 DCI電平的管腳，那么該BANK不需要將 VRN和VRP接參考電阻。這些電平標(biāo)準(zhǔn)有以下這些。遵守 DCI I/O BANKING 規(guī)

14、貝1）同一 BANK的輸入管腳或者使用了 DCI迭代的同一組的BANK的輸入管 腳，其參考電壓Vref必須是一致的；2）在同一個BAN!中 Vcco必須兼容所有的輸入或輸出管腳；3）分立終端、阻抗控制驅(qū)動器、以及半阻抗控制驅(qū)動器，可以在同一BANK中同時存在。6、DCI使用案例注意:LVDS和LVDS25是不能使用DCI技術(shù)來進(jìn)行終端匹配的，它只能通過部終端電阻來進(jìn)行匹配如下圖所示7、總結(jié)DCI技術(shù)的主要作用：保證信號的完整性，防止信號的反射，達(dá)到匹配的功能。（對于管腳數(shù)多的和陣列式的管腳。）FPGA各個模塊的DCI獨(dú)立，一旦DCI標(biāo)準(zhǔn)確定，那么相應(yīng)的電阻必須背接到相應(yīng)的管腳VRN和VRP1

15、BankMlDCIVRP>>vvj RreF門溝使用了相應(yīng)的標(biāo)準(zhǔn)相應(yīng)的“參考電阻”也就確定了When used with a terminated 10 standard the value of refiiators are specified by the standard (typically 5(X2,標(biāo)準(zhǔn)的接50歐姆由于我們使用的LVTTL,所以驅(qū)動的時候必須要有匹配電阻，所以要連上, 然后在軟件上再選擇LVDCI_336: Select I/O-Ultra Controlled Impedance BuffersVccoDCIDCI Hall lmp«danc

16、«3,3 VLVDCI_3LVDCI _DV2_332.5 VLVDCI_25LVDCI_DV2_2E1,8 VLVDCI_18LVDCI_DV2_1B1.5 VLVDCI_1 呂LVDCI_DVP_15DCI的工作模式：LVDCI, LVDC1_DV2Z GTL_DC1, GTLP_DC1, HSTL_1_DC1, HSTL_lI_DClf MSTL1I_DCI, HSTL_rV_DCl'sSTL2_DClH SSTL2_fDClHand SSTLVLECL 益 呂-2£LVDSEXfjS, L'TJS-ZLDCI, and LT)SEXT_25_Dcit

17、Controlled Impedance Driver (Source Termination)Sv nine I/O Kind.ird,滬 (tyrnj l V( 'MOS, eic., mu研 hv亡且 <kiv亡 imped日亡 rhtUmaklu-s tl>e JiAidCttritfi< impei.kui<e i>f th* <lrivcn linv DCI can pioidde A c<Ntn»Ued intpcdncc output drivers tlut climmatc reftint wjtlK'Ut

18、 an cxtenial sourev tvimma tion” The impedance is set by the exlernal inference resislors whore lCAistaiice should be etud to tile h*a<e iiiipeiLm上.卜址匚九 3-A> illustitvs a cL*ntL'ulhiiLiptbnce <11 i ver Lusiclt device The DC! I.'O Etandrds that support Coi'itrollcd Impedance Driv

19、er arcI ITKJ.f LVDO-1& LVDCL25and LVDCL巧.Picture 3-&9: Controlled Impedance DrlvorControlled Impedance Driver With Half Impedance (Source lermin白tio仃)E*C can alsoide drK ers with one half cF the impt-dance nF the reference ivsistrs. TheDCI I/O standards that support controlkd impedance driTT

20、 with JviJf icnpc-anct jre LVDCLDY2-1% DT<LDV2 JE LATK_DV2_2瓦 <in<l LVDCLDV2_31Fiu,11tv 7-1( < I illikstrtvs ci ctMiitidled driver with hall inipednce ini Je a VirteX'Il dek ice.Nok- that h? mtch the drive jinpL JiUKc k> ZU when lining a dri'er with hiJi iiripL'dance, ivtt

21、*ieTiue iesi>k'i R tnu>t be 匕 ZO).Virtex-ll DCI I 一一 一一 _ I(EZHzoU CO® j?30-106F 回炸 3- JOO- Ccntrclled Impedance Driver With Half Impedance但是輸入的LVTTL不需要DCIThe 悴山uwin胃 DC1 認(rèn)什戸*榕 du nut require 怕氏?佗譏cv tesistLirsoi 'RP - VRN:HSTL_I_DCIHSTL_1U,DC1SSTL3_T_DCISSTL2_I_DCIThe following N

22、puis dowf require reference resistors on VR卩 VRN：L DCL1RLT>CI_18LT)CL25IAT>CI_33LTX：I_DVr2_15LFE>CI_DV2_18LT)C1_DV2_25LDCI DV2 站有的標(biāo)準(zhǔn)收發(fā)搜需要DCI:G：rrwlcrifljDCI Wnwi G： rrrarlcraJ hfeGfflWdlHN”LI 利 Eiji# 杠 gl FLvw wDCihnU DC I Race wQdrsclhr J槁FfeBlEt>rRjee 知"SS2JS3TUJJ38TL3L *CC<>2!耳V*UE IPCll.'COi:丨詳.一'| ：="|1加M-NiVtVRN=VF.P = R = ZoSOU¥ogoVtCOIVRU=VRPR = Zo50* 口I jrtw-nMVzi DOVRN = VRP = R = Z050111 iiift 呂STi wnpFribi? esueriflfl 苗即的 r -itrwrrsdi isr r