數(shù)理邏輯復(fù)習(xí)題

1、v1.0可編輯可修改邏輯門電路一、選擇題1 .對(duì)三態(tài)門，是正確的說(shuō)法。A.輸出有高阻態(tài)、0態(tài)、1態(tài)B.輸出高阻態(tài)時(shí)相當(dāng)于輸出懸空C.輸出電壓不高不低D.用于總線傳輸2 .以下電路中可以實(shí)現(xiàn)“線與”功能的有。A.與非門B.三態(tài)輸出門C.集電極開(kāi)路門D.漏極開(kāi)路門3 .以下電路中常用于總線應(yīng)用的有。門門C.漏極開(kāi)路門與非門4 .對(duì)于TTL與非門閑置輸入端的處理，可以。A.接電源B.懸空C.接地D.與有用輸入端并聯(lián)數(shù)字集成電路與TTL數(shù)字集成電路相比突出的優(yōu)點(diǎn)是。A.微功耗B.高速度C.高抗干擾能力D.電源范圍寬.、判斷題（正確打，錯(cuò)誤的打X）1 .TTL與非門的多余輸入端可以接固定高電平。（V）2

2、 .當(dāng)TTL與非門的輸入端懸空時(shí)相當(dāng)于輸入為邏輯1。（，）3 .普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件。（V）4 .CMO雙非門與TTL或非門的邏輯功能完全相同。（，）6. 三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。（x）7. TTL集電極開(kāi)路門輸出為1時(shí)由外接電源和電阻提供輸出電流。（V）8. 一般TTL門電路的輸出端可以直接相連，實(shí)現(xiàn)線與。（X）9. CMOSOD1（漏極開(kāi)路門）的輸出端可以直接相連，實(shí)現(xiàn)線與。（V）10. TTLOC門（集電極開(kāi)路門）的輸出端可以直接相連，實(shí)現(xiàn)線與。（V）三、填空題1. 集電極開(kāi)路門的英文縮寫為門，工作時(shí)必須外加和。2.

3、 OC門稱為門，多個(gè)OC門輸出端并聯(lián)到一起可實(shí)現(xiàn)功能。第三章答案一、選擇題1. ABD2. CD3. A4. ABD5. ACD二、判斷題1.，2.，3.，4.V6.X7.V8.X9.V10.V三、填空題1 .OC電源負(fù)載2 .集電極開(kāi)路門線與組合電路11、FAB1,求其最小項(xiàng)之和形式。2、已知F1ABAB、F2AbaB,則兩式之間的邏輯關(guān)系為3、化簡(jiǎn)FABABCA(BAB)4、設(shè)計(jì)一個(gè)帶控制端的組合邏輯電路，控制端X=0時(shí)，實(shí)現(xiàn)FAB,控制端X=1時(shí)，實(shí)現(xiàn)fAB,用與非門及反相器實(shí)現(xiàn)。5、卡諾圖化簡(jiǎn)法F(A,B,C,D)=匯m(3,5,8,9,10,12)+匯d(0,1,2,13)6、設(shè)計(jì)一

4、個(gè)三輸入的“多數(shù)表決電路”。當(dāng)輸入的A、B、C中有兩個(gè)或兩個(gè)以上為“1”時(shí)，輸由為“1”，否則為“0”7、已知邏輯電路如下圖所示，分析該電路的功能。8、電路如圖所示，要求寫由它們的輸由函數(shù)表達(dá)式，化簡(jiǎn)，并說(shuō)由它們的邏輯功能9、用公式法化簡(jiǎn)函數(shù)f=A(b+C)(a+b+c)(a-BC)一10、卡諾圖化簡(jiǎn)F(A,B,C,D)=匯m(4,5,6,13,14,15)+匯d(8,9,10,12)11、設(shè)計(jì)一個(gè)3變量“不一致電路”，即當(dāng)3個(gè)輸入變量全部為0或全部為1時(shí)，輸由為0,其他情況輸由為1。12、設(shè)計(jì)一個(gè)余3碼轉(zhuǎn)換成8421碼的轉(zhuǎn)換電路。13、已知邏輯電路如下圖所示，分析該電路的功能。15 .用公式

5、法化簡(jiǎn)函數(shù)F=aBcd+A+B+C+D16 .化簡(jiǎn)faC_aBCBeabc17 .卡諾圖化簡(jiǎn)F(A,B,C,D)m(0,2,3,4,8)d(10,11,12,13,14,15)18、試分析下圖邏輯電路的功能BCC答案1、FAB1,其最小項(xiàng)之和形式為_(kāi)。FABAB2、兩式之間的邏輯關(guān)系相反3、F04、(1)、真值表XABF00000011010101101001101111011110(2)、卡諾圖、代數(shù)式：FAbABXA或FABABXB(3)、畫電路圖：略5、AC+BD+AD+CD6、AB+AC+BC7、組合邏輯分析題。F=abc異或功能8、L=（且+3）謔&C=的題C|；G=AB+(

6、A+B)C;全加器9、f=a(b+C)(a+B+c)(ABCr二aBc10、AB+BC+BD11、AB+AC+BC12、Y3=X3X2+X3X1X0Y2=X2(XiXo)Y1=X1XoY0=Xo13、L1ABL2ABL3AB比較器15. 116. F(A,B,C,D)m(0,2,3,4,8)d(10,11,12,13,14,15) = C D BC17、 FAcABc-18、 SABCC(AB)CABAB(AB)C全加器組合邏輯電路2四、選擇題2.若在編碼器中有50個(gè)編碼對(duì)象，則要求輸出二進(jìn)制代碼位數(shù)為位。.6C3.一個(gè)16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有個(gè)。.2C6 .四選一

7、數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達(dá)式為Y=。A.AiAoX0A1A0X1A1A0X2A1AoX3B.AiA）X0C.A1A0XD.A1A0X37 .一個(gè)8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有個(gè)。.2C8 .在下列邏輯電路中，不是組合邏輯電路的有。A.譯碼器B.編碼器C.全加器D.寄存器9 .八路數(shù)據(jù)分配器，其地址輸入端有個(gè)。.2C12.用三線-八線譯碼器74LS138實(shí)現(xiàn)原碼輸出的8路數(shù)據(jù)分配器，應(yīng)。A.STA=1,STB=D,STC=0B.STA=1,STB=D,STC=DC.STA=1,STB=0,STC=DD.STA=D,STB=0,STC=013.以下電路中，加以適

8、當(dāng)輔助門電路，適于實(shí)現(xiàn)單輸出組合邏輯電路。A.二進(jìn)制譯碼器B.數(shù)據(jù)選擇器C.數(shù)值比較器D.七段顯示譯碼器7v1.0可編輯可修改15.用三線-八線譯碼器74LS138和輔助門電路實(shí)現(xiàn)邏輯函數(shù)Y=A2而再，應(yīng)。A.用與非門，y=Y0%YY5Y6Y7b.用與門，y=Y2Y3C.用或門，y=Y2Y3d.用或門，y=Y0Y1Y4Y5Y6Y7五、判斷題（正確打，錯(cuò)誤的打x）1 .優(yōu)先編碼器的編碼信號(hào)是相互排斥的，不允許多個(gè)編碼信號(hào)同時(shí)有效。（X）2 .編碼與譯碼是互逆的過(guò)程。（V）3 .二進(jìn)制譯碼器相當(dāng)于是一個(gè)最小項(xiàng)發(fā)生器，便于實(shí)現(xiàn)組合邏輯電路。（V）4 .共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來(lái)驅(qū)動(dòng)。（V）5 .數(shù)據(jù)選擇器和數(shù)據(jù)分配器的功能正好相反，互為逆過(guò)程。（V）6 .用數(shù)據(jù)選擇器可實(shí)現(xiàn)時(shí)序邏輯電路。（X）7 .組合邏輯電路中產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的主要原因是輸入信號(hào)受到尖峰干擾。（X）六、填空題1 .半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法有兩種形式：共接法和共接法。2 .對(duì)于共陽(yáng)接法的