兩級開環(huán)比較器的設計

1、初級比較器設計 一前言本文主要包括：（1）分析說明比較器工作原理；（2）比較器的設計計算方法；（3）比較器的HSPICE模擬；（4）比較器物理版圖設計實現；（5）設計文件列表說明。二比較器的原理簡述比較器的電路符號如右圖所示,它的功能是比較輸入端的信號差異，輸出以之對應的數值上離散的兩種信號之一，當Vin+>Vin-時，比較器輸出為高電平（Voh）；當Vin+<Vin-時，比較器輸出為低電平(Vol)；比較器廣泛用于模擬電路和數字電路的接口部分即連續(xù)和離散的交接部分。1比較器靜態(tài)特性(1)理想比較器模型理想比較器的電路模型如下圖所示：它的傳輸曲線如下圖所示：傳輸曲線可以用數學函數表

2、示如下：，(2)有限增益比較器模型有限增益比較器的電路模型如下圖所示：它的傳輸曲線如下圖所示：傳輸曲線可以用數學函數表示如下：，為一個有限值（3）包含輸入失調電壓的比較器包含輸入失調電壓比較器電路模型如下圖所示：它的傳輸曲線如下圖所示：其中的Vos為輸入失調電壓，它被定義為：實際比較器輸出電壓為零時，輸入端所加的電壓，它是比較器的一個重要參數，跟比較器的精度有密切的關系，而且它的溫漂很難補償。（4）比較器其他的靜態(tài)特性差分輸入電阻和電容，輸出電阻，共模輸入電阻，共模輸入電壓范圍，還有和過度區(qū)特性相關聯(lián)的噪聲。這些和運放很相似，可以同樣建模。2單極點簡單比較器動態(tài)特性比較器動態(tài)特性中的重要特性之

3、一為傳輸時延，定義比較器的時延為：比較器的輸入激勵和輸出轉換之間的時延，如下圖所示：（1）小信號時延假設比較器的最小輸入電壓差為比較器的精度，定義比較器的最小輸入電壓為：，其中為比較器的低頻增益。假設我們分析的比較器為最簡單的單極點模型，它的s域增益表示如下：那么，我們下面就可以分析比較器的時延：根據時延的定義和，進行拉普拉斯逆變換，得到輸入為階躍信號的時域響應如下式：同理可以得到更為普遍的結果：當輸入激勵信號為階躍信號，相應得輸出響應時延為：，顯然在線性響應的情況下，增大k可以有效的減小時延tp。對應的關系可以表示如下圖：（2）大信號時延 大信號情況下，如果對電容的充放電決定了電路的響應時間

4、，則出現擺率限制的情形，這時的傳輸時延為：，出現擺率限制時，一般有：，因此，在擺率響應的情況下，增大對電容的充/放電電流可以減小比較器的時延。三比較器的設計比較器的傳輸時延始終是我們關注的一個重點指標，以下側重分析時延的限制因素和設計時常常引用的公式。1兩級開環(huán)比較器的線性響應設計NMOS輸入管兩極開環(huán)比較器的電路拓撲結構如下圖所示：（1）考察輸出電壓的兩個極限：當M6管處于飽和區(qū)與線性區(qū)的臨界點時：顯然，（2）兩級比較器的特性A部分第一級簡單CMOS OTA特性由以上的電路原理圖可以得到第一級簡單COMS OTA的小信號等效電路如下圖所示：其中：4節(jié)點對地電阻,4節(jié)點對地電容Cn4,5節(jié)點對

5、地電阻5節(jié)點對地電容Cn5，5節(jié)點和4節(jié)點間的電容Cn54,根據基爾霍夫電壓環(huán)路（KVL）和電流節(jié)點（KCL）定理,可以得到該小信號等效電路的方程組并解得：（由于密勒效應的作用可以忽略），其中，為低頻增益，由于求的過程比較繁瑣，這里僅僅說明一下如何求解（求解同理），求解低頻增益時可以認為小信號等效電路中的所有電容為0，于是可以得到如下的方程組：-由以下B部分的分析可以知道：第一級簡單CMOS OTA可以等效成一個對差模信號跨導為Gm的放大管，而其中的電容對總的極點沒有影響，如下圖所示：Vid為輸入差模信號。令，則第一級簡單CMOS OTA的跨導為：B部分第一、二級聯(lián)合整體電路特性根據NMOS輸

6、入兩級比較器電路圖可知：由于輸入信號的內阻一般很小，所以輸入節(jié)點 1和節(jié)點2的時間常數很小不可能形成主極點；節(jié)點3為共模信號相關而與差模信號無關；M3二極管連接方式決定了節(jié)點4的時間常數很小也不可能形成主極點；最有可能形成主極點的地方為節(jié)點5和節(jié)點6，即第一級的節(jié)點電容對整體電路的特性沒有決定作用，利用A部分的分析結果可以得到整體電路的小信號等效電路如下圖所示：5節(jié)點對地電阻,5節(jié)點對地電容Cn5,6節(jié)點對地電阻6節(jié)點對地電容Cn6，6節(jié)點和5節(jié)點間的電容Cc(針對比較器電路，采用開環(huán)模式，通常使Cc最小化，以得到最大的帶寬和較快的響應)。根據基爾霍夫電壓環(huán)路（KVL）和電流節(jié)點（KCL）定理

7、,可以得到該小信號等效電路的方程組并解得：M為密勒因子，（3）估算時延為了計算的方便，可以采用節(jié)點時間常數近似方法估算，它的另一種表示方式如下：其中：低頻增益，為第一級輸出極點5的電容，為為第二級輸出節(jié)點6的電容。假設輸入激勵信號為Vin,那么在S域的電路響應為：Vo(s)= Vin(s)，對它進行拉普拉斯逆變換可以得到時域的響應為：，其中，根據這個時域響應可以估算比較器的線性響應傳輸時延，為了計算方便，對該式進行級數展開得 ：，其中，再進一步簡化得：令，解得：，（），這就是估算線性線性響應傳輸時延的關系式。 附帶說明一下如何選擇擺率受限或線性響應受限來估算比較器的傳輸時延：為了比較線性響應受

8、限和擺率受限，我們對進行歸1化處理得：，對上式進行兩次求導并令其等于0可以得到歸一化響應的最大斜率為：-（3.1-1）而兩級開環(huán)比較器的輸出擺率為：-（3.1-2）-(3.1-3)比較（3.1-1）、(3.1-2)和（3.1-3），當且擺率比（3.1-1）小時，則應采用擺率來估算比較器電路的時延。需要特別強調的是：如果是線性響應受限則極點的位置十分重要，如果是擺率受限則對電容的充放電的能力變得更為重要。（4）設計常用公式：為設計方便，現將常用的設計公式及步驟總結如下：， 計算出C1，如果計算出的C1大于在第三步中假設的C1，則必須加大C1且重復36的步驟，直道計算出來的C1小于假設的C1為止。

9、，如果小于100mV則增大2兩級開環(huán)比較器的擺率響應設計（1）設計中用到的分析方法設計中的分析法方法法和“1”部分講解的類同，重點要理解電路的小信號等效電路，并利用根據基爾霍夫電壓環(huán)路（KVL）和電流節(jié)點（KCL）定理來求解，并進行設計計算。（2）時延的估算在大多數的情況下，兩級開環(huán)比較器會被驅動到擺率受限，此時，傳輸時延由下式計算：，其中：Ci為第i級的對地電容，由該式可以得到第i級的傳輸時延為：，總的傳輸時延為。（2）設計常用公式為設計方便，現將常用的設計公式及步驟總結如下：，假設一個C1值并在以后檢查， 計算出C1，如果計算出的C1大于在第三步中假設的C1，則必須加大C1且重復36的步驟

10、，直道計算出來的C1小于假設的C1為止。，如果小于100mV則增大3復合比較器（前置線性放大級鎖存再生級）設計在參考材料中的復合比較器的電路拓撲結構如下圖所示：為了設計計算電路的參數，必須首先要分析電路的特性，以下部分析該電路的主要特性：上圖復合比較器是鐘控動態(tài)比較器，電路結構上由兩級組成：前級是前置線性放大器，后級是再生鎖存器。前置線性放大器由MB、M1、M2、M3和M4構成，再生鎖存器M7、M8、M9和M10構成，而其他的M5、M6和M11是動態(tài)時鐘控制開關管。為了保證最小的傳輸時延，它的設計思想在于：強調前級的大帶寬和后級的高擺率，前級按負指數響應把輸入信號放大到一定的值Vx，接著鎖存器

11、按照正指數響應把這信號Vx進一步放大，這樣可以使整體的傳輸延遲最小化?？梢杂萌鐖D階躍響應所示：(1)所存器級傳輸時延的設計計算鎖存器級的核心電路結構如下圖所示：它的小信號等效電路如下圖所示：R1：節(jié)點1對地電阻；R2：節(jié)點2對地電阻；C1：節(jié)點1對地電容；C2：節(jié)點2對地電容；Vo1/s：是vo1的初值，且為階躍信號；Vo2/s：是vo2的初值，且為階躍信號；由小信號等效電路可以得到節(jié)點方程組如下：其中：假設MOS管采用對稱設計使他們的跨導相等，令：，則可以解得：，其中：求上式的拉普拉斯逆變換的時域響應為：，即：其中：要求鎖存器級的傳輸時延，可以令：,解得傳輸時延為：，顯然要改善傳輸時延應該從

12、和兩方面著手解決。特別是選擇足夠大的可以使傳輸時延明顯地減小。 (2)前置線性放大級傳輸時延的設計計算前置線性放大級核心電路結構如下圖所示：為分析前置級電路，先假設M7和M8管不起作用，則這電路變成了簡單CMOS OTA電路，它的性能在前面已經分析過了，不過要注意這里的M3 和M4 管應該是處于線性區(qū)而不是飽和區(qū)，因為時鐘信號點位接近Vdd，具體結果可以參考前面的分析；但是，M7和M8 實際上是可能流過電流，那么這個電路就變得復雜，有待于進一步的分析，不過分析的主體思想為：考察MOS晶體管的工作狀態(tài)；畫出電路的小信號等效電路；由基爾霍夫定理電路方程組求解。四實際設計比較器HSPICE模擬以上設

13、計計算的電路參數，只是個估算值，一般都要調整，這時我們可以利用HSPICE來模擬，一方面，可以檢驗電路的功能是否正確，另一方面，由模擬的結果反過來調整電路的參數。直到得到滿意的性能指標為止。1實際采用的兩級開環(huán)比較器的電路原理圖及相關說明（附帶文件：）2HSPICE的網表文件（附帶文件：com_hspice_netlist.sp）根據1中比較器電路拓撲結構可以編寫以下的網表文件如下：*comparator*netlist*mp1 ibias ibias vdd vdd pmos l=2.5u w=25ump2 1 ibias vdd vdd pmos l=2.5u w=25ump3 out2

14、ibias vdd vdd pmos l=2.5u w=25ump4 2 in1 1 1 pmos l=2.5u w=12.5ump5 out1 in2 1 1 pmos l=2.5u w=12.5umn1 2 2 gnd gnd nmos l=2.5u w=40umn2 out1 2 gnd gnd nmos l=2.5u w=40umn3 out2 out1 gnd gnd nmos l=2.5u w=80u*end_netlist*library*.include "C:synopsysHspice2004.09hspice netlisthua05.sp" *end

15、_library*VDD vdd gnd DC 5IB ibias gnd DC 30u.OPvin1 in1 gnd pulse(2.4v 2.6v 0n 0n 0n 100n 200n ) vin2 in2 gnd dc 2.5.tran 1n 400be.end3HSPICE的模擬結果（附帶文件：com_hspice_wave.bmp）tpftpr紅色曲線：in2端輸入信號黃色曲線：in1端輸入信號橙色曲線：out2端輸出信號由此波形圖可以看出：上升時延大約為：60ns,下降時延大約為40ns,總的時延平均為50ns.雖然，性能不是很理想，但功能是基本實現了；可以進一步優(yōu)化。4

16、參數確定最終確定的參數為：PMOS：NMOS：Ibias=30uA五比較器的物理版圖設計1編輯比較器的原理圖（附帶文件為com_sch.png）利用IC工具軟件可以編輯比較器的原理圖如下：2據編輯比較器的版圖（附帶文件：com_layout.png和com.gds）(1)總的比較器版圖幾何結構如下圖所示左上：MP4和MP5右上：MP1、MP2 和MP3左下：MN1和MN2右下：MN3(2)總體布局規(guī)劃一方面，從電路的電氣可靠性考慮，把輸入差分放大管MP4和MP5和輸出的MN3布局成對角線方位，可以減少輸出對輸入的干擾；另一方面，從電路的幾何面積考慮，把MP1、MP2 和MP3分別拆成兩條長為1

17、2.5um的柵，把MN1和MN2分別拆成兩條長為20um的柵，把MN3拆成4條長為20um的柵，并按上圖布局可以使整個版圖緊湊面積最小。(3)MOS晶體管的匹配由于MP4和MP5的寬長比不是很大，沒有拆分，所以把他們平行并排對稱布圖匹配；MP1、MP2 和MP3分別拆成兩條長為12.5um的柵，并把MP1排在中間，MP2 和MP3分別排在它的兩側；MN1和MN2分別拆成兩條長為20um的柵，并按共質心方式布圖匹配。(4)大尺寸MOS晶體管的處理MN3的寬長比高達80/2.5，把它拆分成4條長為20um的柵，單管版圖幾乎正方形。(5)在DRC檢查 由于事先較為詳細的理解了中微晶圓電子有限公司”的

18、0.5uM SPTM COMS PROCESS DESIGN RULES內容，布圖過程程中，盡可能根據它來取相應部分的尺寸，因此布圖過程中沒有太多的DRC錯誤。但是這里必須提到一個失誤，由于疏忽，誤以為contact到poly柵的間距大于0.7，并且以此為準先畫源和漏區(qū)金屬時都沒有打contact,等到最后打contact并做DRC檢查時，此問題暴露了，最后由于時間太緊，只好修改的divaDRC.rule文件，強行把這約束改為0.7，結果DRC檢查沒有錯誤?？墒?，如果流片這是萬萬不可的，因為工藝決定了DRC的約束，這里講述的這種做法也是不允許的，只是時間太緊了（版圖我畫到凌晨4：38）才如此操作，不過正確的方法因該是：把contact到poly柵的間距調大到0.8。通過這問題，我也吸取教訓：不可以最后打contact否則易出錯；還是得認真。3整體DRC檢查及其結果（附帶文件：drcout.sum）DRC最后檢查結果如drcout.sum文件所述如下圖所示：DRC錯誤列表空，可見沒有DRC錯誤。4LVS檢查及其結果(附帶文件：lvsout.lvs)LVS檢查結果如lvsout.lvs文件所述，如下圖所示：由此可見LVS檢查通過。5該版圖設計的不足：(1)MN2管的兩個柵之間打了一個contact,不利于和MN1管匹配。如下圖所示：Contact(2)用poly來