第五講靜態(tài)CMOS組合邏輯

1、TJICTJU. ASIC Center-Arnold Shi第五講靜態(tài)第五講靜態(tài)CMOSCMOS組合邏輯電路組合邏輯電路天津大學(xué)電信學(xué)院電子科學(xué)與技術(shù)系史再峰TJU. ASIC Center-Arnold Shi引言:組合電路與時序電路組合邏輯電路InOUT組合邏輯電路InOUT狀態(tài)TJU. ASIC Center-Arnold Shi靜態(tài)靜態(tài)CMOSCMOS電路電路v 在每一時間（除切換期間）每個門的輸出總是通過低阻連至VDD VDD 或VssVss；v 穩(wěn)定狀態(tài)時，門的輸出值總是由電路所實現(xiàn)的布爾函數(shù)決定；v 不同于動態(tài)電路：動態(tài)電路把信號值暫時存放在高阻抗電路節(jié)點電容上v 動態(tài)電路形成

2、的門結(jié)構(gòu)簡單，速度快，但對噪聲更加敏感，設(shè)計工作比較復(fù)雜TJU. ASIC Center-Arnold Shi上拉和下拉網(wǎng)絡(luò)上拉和下拉網(wǎng)絡(luò)VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPUN 與 PDN 是對偶的網(wǎng)絡(luò)結(jié)構(gòu)PMOS transistors onlypull-up: 在 VDD 和 F之間提供一條通路 F(In1,In2,InN) = 1NMOS transistors onlypull-down: 在 F和GND 之間提供一條通路F(In1,In2,InN) = 0TJU. ASIC Center-Arnold Shi關(guān)于PDN和PUN探討v

3、一個MOS管可以看作由柵信號控制的開關(guān)v PDN由NMOS構(gòu)成；PUN由PMOS構(gòu)成。因為NMOS產(chǎn)生“強0”而PMOS器件產(chǎn)生“強1”v NMOS串聯(lián)相當于“與”邏輯，PMOS串聯(lián)相當于“或”邏輯；v NMOS并聯(lián)相當于“或”邏輯，PMOS并聯(lián)相當于“與”邏輯v 根據(jù)De Morgan定理，一個互補的CMOS結(jié)構(gòu)的上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)構(gòu)成對偶結(jié)構(gòu)（dual networks）v 互補的門本質(zhì)上是反相的，只能實現(xiàn)NAND、NOR、XNOR、NOT等功能，用單獨一級實現(xiàn)非反相的布爾函數(shù)是不行的v 實現(xiàn)一個具有N個輸入的邏輯門需要2N個晶體管TJU. ASIC Center-Arnold Shi閾值

4、損失閾值損失VDDVDD 0PDN0 VDDCLCLPUNVDD0 VDD - VTnCLVDDVDDVDD |VTp|CLSDSDVGSSSDDVGSTJU. ASIC Center-Arnold Shi構(gòu)成構(gòu)成PDNv NMOS 串聯(lián)形成NAND功能v NMOS 并聯(lián)形成NOR功能ABA BABA + BTJU. ASIC Center-Arnold ShiCMOS NANDABA BABABF001011101110ABTJU. ASIC Center-Arnold ShiCMOS NORABF001010100110A + BABABABTJU. ASIC Center-Arnold

5、Shi互補CMOS復(fù)合門OUT = !(D + A (B + C)DABCDABCTJU. ASIC Center-Arnold Shi標準單元的版圖設(shè)計理念標準單元的版圖設(shè)計理念1980s1980s信號布線通道VDDGND這個版圖實現(xiàn)什么邏輯功能？TJU. ASIC Center-Arnold Shi標準單元設(shè)計標準單元設(shè)計-1990s-1990sM2沒有布線通道VDDGNDM3VDDGNDMirrored CellMirrored CellTJU. ASIC Center-Arnold ShiStandard CellsAOutVDDGNDB2-input NAND gateBVDDATJ

6、U. ASIC Center-Arnold Shi復(fù)合門的版圖設(shè)計復(fù)合門的版圖設(shè)計用棍棒圖（Stick Diagrams）表示，不含具體尺寸，只代表晶體管的相對位置TJU. ASIC Center-Arnold ShiOAI21 Logic GraphCABX = !(C (A + B)BACijjVDDXXiGNDABCPUNPDNABCTJU. ASIC Center-Arnold ShiOAI21的兩種棍棒圖ABCXVDDGNDXCABVDDGND此版圖具有連續(xù)的擴散區(qū)TJU. ASIC Center-Arnold Shi一致的Euler路徑j(luò)VDDXXiGNDABCABCq為了形成一條

7、連續(xù)的擴散區(qū)，必須能順序地訪問每一個晶體管，即一個器件的漏區(qū)同時是下一個器件的源區(qū).即在電路中必須存在一條Euler路徑qEuler路徑定義為通過途中所有節(jié)點并且只經(jīng)過每一條邊一次的路徑q為了在 PUN和PDN網(wǎng)絡(luò)中柵的順序相同，其Euler路徑必須是一致的，即經(jīng)過各晶體管順序一致。TJU. ASIC Center-Arnold ShiEulerEuler路徑的識別路徑的識別( (一一) )v 對于X=!(AB+CD)邏輯,首先畫出電路圖BADX = !(AB+CD)ADBCCVDDGNDmpqTJU. ASIC Center-Arnold ShiEulerEuler路徑的識別路徑的識別( (

8、二二) )v 對于X=!(AB+CD)邏輯,首先畫出電路圖v 然后根據(jù)電路圖,PDN的邏輯圖,標出各節(jié)點,用頂點代表網(wǎng)絡(luò)節(jié)點,用邊代表晶體管,每一條邊用相應(yīng)的晶體管的信號來命名;v 把PUN旋轉(zhuǎn)90度,使與PDN形成對偶關(guān)系并重疊在一起,標出各節(jié)點GNDABCDXpqVDDXmTJU. ASIC Center-Arnold ShiEulerEuler路徑的識別路徑的識別( (三三) )v 識別PDN的Euler路徑，得到晶體管邊的順序v 按照相同的晶體管邊的順序，識別PUN的Euler路徑，如果能找到相同的順序，則版圖可以用平行柵結(jié)構(gòu)來實現(xiàn)v Euler路徑不是唯一的，可以有許多不同的解GND

9、ABCDXpqXmVDDPDN的Euler順序是ABCD，并且頂點的順序是GND-p-X-q-GND可以按一致的Euler順序ABCD描出PUN，頂點順序是m-X-m-VDD-mTJU. ASIC Center-Arnold Shi根據(jù)Euler路徑畫出版圖v 根據(jù)Euler順序確定柵的排列順序ABCD,畫出4條平行柵，v 畫出電源VDD和GND，畫出P擴散區(qū)和N擴散區(qū)v 根據(jù)節(jié)點順序，用金屬導(dǎo)線連接起各擴散區(qū)XABCDVDDGNDPDN順序: GND -(A)- p - (B)- X - (C)- q - (D)- GNDPUN順序: m -(A)- X -(B)- m -(C)- VDD

10、-(D)- mTJU. ASIC Center-Arnold Shi練習(xí)練習(xí):OAI22 Euler:OAI22 Euler路徑路徑CABX = !(A+B)(C+D)BADCDVDDXXGNDABCPUNPDNDABCDTJU. ASIC Center-Arnold ShiOAI22 的版圖BADVDDGNDCXq有時候有時候,某些表達式?jīng)]有一致的某些表達式?jīng)]有一致的Euler路徑路徑,q比如比如: x = !(a + bc + de) q但是但是x = !(bc + a + de) 可以有一致的可以有一致的Euler路徑路徑TJU. ASIC Center-Arnold ShiXNOR/X

11、OR 的實現(xiàn)ABA BA BABXNORXORA BABABA Bq嘗試用stick示意圖畫一下版圖的實現(xiàn)結(jié)構(gòu)q每一種結(jié)構(gòu)需要幾個晶體管?TJU. ASIC Center-Arnold Shi靜態(tài)靜態(tài)CMOS的開關(guān)模型的開關(guān)模型AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2TJU. ASIC Center-Arnold Shi復(fù)合門的VTC特性:與輸入有關(guān)ABF= A BABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS10.5/0.25 NMOS0.75 /0.25 PMOSq由于體效應(yīng)的

12、關(guān)系,M2比M1的閾值電壓高qVTn2 = VTn0 + (|2F| + Vint) - |2F|)qVTn1 = VTn0DDSSweakerPUNTJU. ASIC Center-Arnold Shi輸入對延時的影響v 低至高過渡 兩個輸入均變?yōu)榈蜁r 延時為0.69*Rp/2*CL 個輸入變?yōu)榈蜁r 延時為0.69*Rp*CLv 高至低過渡 兩個輸入同時變?yōu)楦?延時為0.69*2Rn*CLCLBRnARpBRpARnCintTJU. ASIC Center-Arnold Shi電路仿真的結(jié)果A=B=10A=1, B=10A=1 0, B=1time psVoltage (V)輸入模式Dela

13、y(PSec)A=B=0167A=1, B=0164A= 01, B=161A=B=1045A=1, B=1080A= 10, B=181NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25 mCL = 100 fFTJU. ASIC Center-Arnold Shi確定晶體管尺寸（Transistor Sizing） CLBRnARpBRpARnCintBRpARpARnBRnCLCint22221144因為PMOS器件的遷移率比NMOS遷移率低，所以盡可能避免PMOS器件堆疊，實現(xiàn)一般邏輯時，利用NAND比NOR實現(xiàn)更好TJU. ASIC Center-Arnold S

14、hi復(fù)合門晶體管尺寸的計算復(fù)合門晶體管尺寸的計算OUT = D + A (B + C)DABCDABC122244886366TJU. ASIC Center-Arnold Shi關(guān)于扇入的考慮關(guān)于扇入的考慮DCBADCBACLC3C2C1 分布式RC延時模型 (Elmore delay)tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)傳播延時在最壞情況下與扇入數(shù)的平方成正比，因此延時迅速加大。接近輸出端處的電容影響較大TJU. ASIC Center-Arnold ShiNAND門的tp是Fan-In的函數(shù)tpLHtp (psec)fan-in扇入數(shù)大于4的時候，延時劇烈增加

15、，因此必須避免tpHLquadraticlineartpTJU. ASIC Center-Arnold Shi幾種門的tp與Fan-Out的關(guān)系tpNOR2tp (psec)等效fan-out所有的門都具有相同的驅(qū)動電流。tpNAND2tpINV斜率與“驅(qū)動強度”有關(guān)TJU. ASIC Center-Arnold Shit tp p as a Function of Fan-In and Fan-Out as a Function of Fan-In and Fan-Outv Fan-in: quadratic due to increasing resistance and capacita

16、ncev Fan-out: each additional fan-out gate adds two gate capacitances to CLtp = a1FI + a2FI2 + a3FOTJU. ASIC Center-Arnold Shi高速大扇入復(fù)合門的設(shè)計技巧（一）高速大扇入復(fù)合門的設(shè)計技巧（一）v 調(diào)整晶體管尺寸 只有當負載以fan-out電容為主時，才有效果。v 逐級加大晶體管尺寸InNCLC3C2C1In1In2In3M1M2M3MNM1 M2 M3 MN (距輸出越近，晶體管尺寸越小)大約能減小20%的延時; 但版圖設(shè)計時比較困難，有時不得不拉開晶體管的距離，使內(nèi)部電

17、容增加，會抵消掉調(diào)整尺寸所得TJU. ASIC Center-Arnold Shi高速大扇入復(fù)合門的設(shè)計技巧（二）高速大扇入復(fù)合門的設(shè)計技巧（二）v 重排晶體管的順序,關(guān)鍵路徑靠近輸出端C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcritical pathcritical pathcharged101chargedcharged1延時由 CL, C1 and C2全部放電時間決定延時僅由 CL放電時間決定1101chargeddischargeddischargedTJU. ASIC Center-Arnold Shi高速大扇入復(fù)合門的設(shè)計技巧（三）高速

18、大扇入復(fù)合門的設(shè)計技巧（三）v 重構(gòu)邏輯結(jié)構(gòu)F = ABCDEFGHTJU. ASIC Center-Arnold Shi高速大扇入復(fù)合門的設(shè)計技巧（四）高速大扇入復(fù)合門的設(shè)計技巧（四）v 在輸出端與負載之間插入緩沖鏈CLCLTJU. ASIC Center-Arnold Shi高速大扇入復(fù)合門的設(shè)計技巧（四）高速大扇入復(fù)合門的設(shè)計技巧（四）v 減小電壓擺幅 延時可以線性減小 同時能降低功耗v 但是下一級的門延時會更慢v 在接收端使用敏感量放大器來恢復(fù)電平（常用于存儲器設(shè)計中）。tpHL = 0.69 (3/4 (CL VDD)/ IDSATn ) = 0.69 (3/4 (CL Vswing

19、)/ IDSATn )TJU. ASIC Center-Arnold ShiBuffer ExampleBuffer ExampleNiiiifgpDelay1For given N: Ci+1/Ci = Ci/Ci-1To find N: Ci+1/Ci 4How to generalize this to any logic path?CLInOut12N(in units of tinv)TJU. ASIC Center-Arnold Shi邏輯努力(Logical Effort)/11000fgpttftCCtDelaypppgextp反相器tp 本征延時 g 邏輯努力 (kRunit

20、Cunit)f 等效扇出，定義為外部負載與輸入電容的比p _ 復(fù)合門與反相器的本征延時的比值對反相器而言: ginv =1, pinv = 1Divide everything by tinv(每一個都按反相器的延時 tinv作單位來測量)g = 1，自載系數(shù).TJU. ASIC Center-Arnold Shi邏輯門的延時邏輯門的延時邏輯門延的時:d = h + peffort 延時本征延時Effort delay:h = g flogical effort等效扇出Logical effort 表示一個門與一個反相器提供相同的輸出電流時它所表現(xiàn)的輸入電容比標準反相器尺寸大的程度，與結(jié)構(gòu)和尺

21、寸均有關(guān)等效扇出（electrical effort）是負載門的尺寸的函數(shù)TJU. ASIC Center-Arnold Shi部分門的部分門的Logical EffortLogical Effortg = 1g = 4/3g = 5/3BAABFVDDVDDABABFVDDAAF1222221144Inverte r2-input N A N D2-input N O RTJU. ASIC Center-Arnold Shi部分門的部分門的Logical EffortLogical EffortFrom Sutherland, SproullTJU. ASIC Center-Arnold S

22、hiLogical Effort of GatesLogical Effort of Gates扇出 (h) 歸一化的延時 (d)t1 23 4 5 6 7 pINVtpNANDF(Fan-in)g = 1p = 1d = h+1g = 4/3p = 2d = (4/3)h+2TJU. ASIC Center-Arnold ShiLogical Effort of GatesLogical Effort of GatesIntrins i c DelayEffortDelay12345Fanoutf12345Inverte r :g = 1;p = 12-input N A N D :g =

23、4/3;p = 2Normali z e d D el ayTJU. ASIC Center-Arnold Shi邏輯門的分支努力邏輯門的分支努力(Branching Effort)(Branching Effort)TJU. ASIC Center-Arnold Shi邏輯門的門努力邏輯門的門努力(Gate Effort)(Gate Effort)路徑分支努力B門努力h(Gate effort)路徑邏輯努力G(path logical effort) 總路徑努力HGFBfghHgGfghbBiiNiNiNiN1111TJU. ASIC Center-Arnold Shi多級電路多級電路TJU

24、. ASIC Center-Arnold Shi舉例舉例 ： 8-input AND8-input ANDTJU. ASIC Center-Arnold Shi邏輯努力的計算方法v 計算總路徑努力: H = GBFv 找到最優(yōu)的級數(shù) N log4Fv 計算每一級的邏輯努力 f = F1/Nv 根據(jù)級數(shù)計算每一級的路徑v 用以下公式計算每一級的扇入和扇出: Cin = Cout*g/fReference: Sutherland, Sproull, Harris, “Logical Effort, Morgan-Kaufmann 1999.TJU. ASIC Center-Arnold ShiEx

25、ample:Example:優(yōu)化路徑優(yōu)化路徑Effective fanout, F =G = H =h =a =b = 1abc5g = 1f = ag = 5/3f = b/ag = 5/3f = c/bg = 1f = 5/cTJU. ASIC Center-Arnold ShiExample:Example:優(yōu)化路徑優(yōu)化路徑1abc5g = 1f = ag = 5/3f = b/ag = 5/3f = c/bg = 1f = 5/cEffective fanout, F = 5G = 25/9H = 125/9 = 13.9h = 1.93a = 1.93b = ha/g2 = 2.23

26、c = hb/g3 = 5g4/f = 2.59TJU. ASIC Center-Arnold ShiExample: Optimize PathExample: Optimize Path 1 a b c 5 Effective fanout, H = 5G = 25/9F = 125/9 = 13.9f = 1.93a = 1.93b = fa/g2 = 2.23c = fb/g3 = 5g4/f = 2.59g1 = 1g2 = 5/3g3 = 5/3g4 = 1TJU. ASIC Center-Arnold Shi關(guān)于關(guān)于logical effortlogical effort總結(jié)總結(jié)

27、TJU. ASIC Center-Arnold Shi有比邏輯有比邏輯目的: 與互補CMOS相比可以減少器件的數(shù)目TJU. ASIC Center-Arnold Shi有比邏輯有比邏輯VDDVSSPDNIn1In2In3FRLLoadResistive共N 個晶體管+ 負載 VOH = VDD VOL = RPNRPN + RL不對稱響應(yīng) 有靜態(tài)功耗 tpL= 0.69 RLCLTJU. ASIC Center-Arnold Shi有源負載有源負載VDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNDepletionLoadPMOSLoaddepletion lo

28、ad NMOSpseudo-NMOSVT 0TJU. ASIC Center-Arnold Shi偽偽NMOS邏輯邏輯VDDABCDFCLVOH = VDD (similar to complementary CMOS)knVDDVTnVOLVOL22-kp2- VDDVTp2=VOLVDDVT11kpkn-(assuming that VTVTnVTp)=SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!較小的面積和（對驅(qū)動器的）負載效應(yīng)，但有靜態(tài)功耗類似于互補CMOSTJU. ASIC Center-Arnold Shi偽偽NMOSN

29、MOS的的VTCVTC0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin VVout VW/Lp = 4W/Lp = 2W/Lp = 1W/Lp = 0.25W/Lp = 0.5在性能、功耗噪聲容限之間綜合考慮TJU. ASIC Center-Arnold Shi偽PMOSPMOS邏輯TJU. ASIC Center-Arnold Shi差分級聯(lián)電壓開關(guān)邏輯差分級聯(lián)電壓開關(guān)邏輯VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2Differential Cascode Voltage Switch Logic (DCVSL)TJU. ASIC

30、Center-Arnold ShiDCVSLDCVSL特點特點n靜態(tài)邏輯：互補NMOS下拉管，交叉連接PMOS上拉管n負載：僅一個PMOS管，具有偽NMOS 優(yōu)點n差分型：同時要求正反輸入，面積大，但在要求互補輸出或兩個下拉網(wǎng)絡(luò)能共享時比較有利nDCVSL比通常的CMOS邏輯慢（因Latch 反饋作用有滯后現(xiàn)象，但在特定情況下很快，例如存儲器糾錯邏輯的XOR 門）n無靜態(tài)功耗，但有較大的翻轉(zhuǎn)過渡（Cross-over）電流TJU. ASIC Center-Arnold ShiDCVSL ExampleBAABBBOutOutXOR-NXOR gateTJU. ASIC Center-Arnol

31、d ShiDCVSL DCVSL 的瞬態(tài)響應(yīng)的瞬態(tài)響應(yīng)00.20.40.60.81.0-0.50.51.52.5Time nsVoltage VA BA BA,BA,BTJU. ASIC Center-Arnold Shi傳輸管邏輯傳輸管邏輯v 傳輸管邏輯實現(xiàn)的AND門，需要較少的晶體管實現(xiàn)給定的功能BBAF = AB0TJU. ASIC Center-Arnold ShiN N型器件充電一個節(jié)點的響應(yīng)型器件充電一個節(jié)點的響應(yīng)VDDInOutx0.5m/0.25m0.5m/0.25m1.5m/0.25m00.511.520.01.02.03.0Time nsVoltage VxOutInTJU

32、. ASIC Center-Arnold ShiNMOSNMOS開關(guān)開關(guān)A = 2.5 VBC = 2.5 VCLA = 2.5 VC = 2.5 VBM2M1Mn閾值電壓損失引起下一級邏輯門的靜態(tài)功耗VB并不上拉至2.5V, 而是2.5V - VTNNMOS的閾值由于體效應(yīng)而變高TJU. ASIC Center-Arnold ShiNMOSNMOS開關(guān)解決方法開關(guān)解決方法1 :1 :電平恢復(fù)晶體管電平恢復(fù)晶體管M2M1MnMrOutABVDDVDDLevel RestorerX優(yōu)點: X 處（高）電平恢復(fù)至全擺幅缺點：恢復(fù)晶體管附加了電容，在X 處取電流有比（邏輯）問題，關(guān)斷時有競爭TJU. ASIC Center-Arnold Shi電平恢復(fù)晶體管尺寸的確定電平恢復(fù)晶體管尺寸的確定01002003004005000.01.02.0W/Lr =1.0/0.25 W/Lr =1.25/0.25 W/Lr =1.50/0.25 W/Lr =1.75/0.25 Voltage VTime ps3.0電平恢復(fù)晶體管尺寸的上限注意傳輸晶體管下拉電路可能會有幾個晶體管堆疊在一起TJU. ASIC Center-Arnold Shi辦法辦法2 2：采用零閾值管消除閾值損失：采用零閾值管消除閾值損失OutVDD