高速電路設(shè)計(jì)中時(shí)序計(jì)算方法與應(yīng)用實(shí)例

1、高速電路設(shè)計(jì)中時(shí)序計(jì)算方法與應(yīng)用實(shí)例來源：互聯(lián)網(wǎng)1 滿足接收端芯片的建立，保持時(shí)間的必要性在高速數(shù)字電路設(shè)計(jì)中，由于趨膚效應(yīng)、 臨近干擾、電流高速變化等因素，設(shè)計(jì)者不能單純地從數(shù)字電路的角度來審查自己的產(chǎn)品，而要把信號(hào)看作不穩(wěn)定的模擬信號(hào)。采用頻譜分析儀對(duì)信號(hào)分析，可以發(fā)現(xiàn)，信號(hào)的高頻譜線主要來自于信號(hào)的變化沿而不是信號(hào)頻率。例如一個(gè)1MHz的信號(hào)，雖然時(shí)鐘周期為1 微秒，但是如果其變化沿上升或下降時(shí)間為納秒級(jí)，則在頻譜儀上可以觀察到頻率高達(dá)數(shù)百兆赫茲的譜線。因此，電路設(shè)計(jì)者應(yīng)該更加關(guān)注信號(hào)的邊沿，因?yàn)檫呇赝簿褪切盘?hào)頻譜最高、最容易受到干擾的地方。在同步設(shè)計(jì)中，數(shù)據(jù)的讀取需要基于時(shí)鐘采樣，

2、根據(jù)以上分析，為了得到穩(wěn)定的數(shù)據(jù)，時(shí)鐘的采樣點(diǎn)應(yīng)該遠(yuǎn)離數(shù)據(jù)的變化沿。圖 1 是利用時(shí)鐘CLK的上升沿采樣數(shù)據(jù)DATA的示例。 DATA發(fā)生變化后，需要等待至少Setup 時(shí)間（建立時(shí)間）才能被采樣，而采樣之后，至少 Hold 時(shí)間（保持時(shí)間）之內(nèi) DATA 不能發(fā)生變化。 因此可以看出， 器件的建立時(shí)間和保持時(shí)間的要求， 正是為了保證時(shí)鐘的采樣點(diǎn)遠(yuǎn)離數(shù)據(jù)的變化沿。 如果在芯片的輸入端不能滿足這些要求， 那么芯片內(nèi)部的邏輯將處于非穩(wěn)態(tài)，功能出現(xiàn)異常。圖 1 信號(hào)采樣示例圖 2 源同步系統(tǒng)拓?fù)鋱D最新范本 ,供參考！2 時(shí)序分析中的關(guān)鍵參數(shù)為了進(jìn)行時(shí)序分析，需要從datasheet （芯片手冊(cè)）中提

3、取以下關(guān)鍵參數(shù)： Freq ：時(shí)鐘頻率，該參數(shù)取決于對(duì)芯片工作速率的要求。 Tcycle ：時(shí)鐘周期，根據(jù)時(shí)鐘頻率Freq 的倒數(shù)求得。 Tcycle=1/Freq. Tco：時(shí)鐘到數(shù)據(jù)輸出的延時(shí)。上文提到，輸入數(shù)據(jù)需要采用時(shí)鐘采樣，而輸出數(shù)據(jù)同樣也需要參考時(shí)鐘，不過一般而言，相比時(shí)鐘，輸出的數(shù)據(jù)需要在芯片內(nèi)延遲一段時(shí)間，這個(gè)時(shí)間就稱為 Tco. 該參數(shù)取決于芯片制造工藝。 Tsetup （ min）：最小輸入建立時(shí)間要求。 Thold （ min ）：最小輸入保持時(shí)間要求。除以上五個(gè)參數(shù)外，時(shí)序分析中還需要如下經(jīng)驗(yàn)參數(shù)： Vsig ：信號(hào)傳輸速度。信號(hào)在電路上傳輸，傳輸速度約為6 英寸 /

4、納秒。時(shí)序計(jì)算的目標(biāo)是得到以下兩個(gè)參數(shù)之間的關(guān)系： Tflight-data：數(shù)據(jù)信號(hào)在電路板上的走線延時(shí)。 Tflight-clk：時(shí)鐘信號(hào)在電路板上的走線延時(shí)。以上參數(shù)是進(jìn)行時(shí)序分析的關(guān)鍵參數(shù)，對(duì)于普通的時(shí)序分析已經(jīng)足夠。源同步系統(tǒng)的時(shí)序計(jì)算源同步系統(tǒng)指數(shù)據(jù)和時(shí)鐘是由同一個(gè)器件驅(qū)動(dòng)發(fā)出的情況， 下圖是常見的源同步系統(tǒng)拓?fù)浣Y(jié)構(gòu)：該系統(tǒng)的特點(diǎn)是， 時(shí)鐘和數(shù)據(jù)均由發(fā)送端器件發(fā)出， 在接收端， 利用接收到的時(shí)鐘信號(hào)CLK采樣輸入數(shù)據(jù)信號(hào) DATA.源同步系統(tǒng)的時(shí)序計(jì)算公式為：TCO（max） +（ Tflight-data - Tflight-clk） MAX + Tsetup （ min ） T

5、hold （ min ）（式 2）最新范本 ,供參考！時(shí)序計(jì)算的最終目標(biāo)是獲得Tflight-data- T flight-clk的允許區(qū)間， 再基于該區(qū)間，通過 Vsig 參數(shù)，推算出時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的走線長度關(guān)系。4 SPI4.2接口時(shí)序分析SPI4.2 （ System Packet Interface Level4， Phase 2 ）接口是國際組織OIF 制定的針對(duì) OC192（ 10Gbps）速率的接口。目前廣泛應(yīng)用在高速芯片上，作為物理層芯片和鏈路層芯片之間的接口。 SPI4.2 的接口定義如下：SPI4.2接口信號(hào)按照收、發(fā)方向分為兩組，如圖3 中，以 T 開頭的發(fā)送信號(hào)組和

6、以R開頭的接收信號(hào)組。 每組又分為兩類，以發(fā)送信號(hào)組為例，有數(shù)據(jù)類和狀態(tài)類，其中數(shù)據(jù)類包含 TDCLK、 TDAT15： 0 ， TCTL，狀態(tài)類包含 TSCLK， TSTAT1： 0.圖 3 SPI4.2 接口信號(hào)其中，狀態(tài)類信號(hào)是單端LVTTL信號(hào)，接收端利用TSCLK的上升沿對(duì)TSTAT1：0 采樣，方向?yàn)閺奈锢韺有酒l(fā)往鏈路層芯片；數(shù)據(jù)類信號(hào)是差分 LVDS信號(hào)，接收端利用 TDCLK的上升沿與下降沿對(duì) TDAT15：0 和 TCTL采樣，即一個(gè)時(shí)鐘周期進(jìn)行兩次采樣，方向?yàn)閺逆溌穼有酒l(fā)往物理層芯片。由于接收信號(hào)組與發(fā)送信號(hào)組的時(shí)序分析類似，因此本文僅對(duì)發(fā)送信號(hào)組進(jìn)行時(shí)序分析。在本設(shè)計(jì)

7、中， 采用 Vitesee公司的 VSC9128作為鏈路層芯片， VSC7323作為物理層芯片，以下參數(shù)分別從這兩個(gè)芯片的Datasheet 中提取出來。最新范本 ,供參考！狀態(tài)類信號(hào)的時(shí)序分析對(duì)狀態(tài)類信號(hào)，信號(hào)的流向是從物理層芯片發(fā)送到鏈路層芯片。第一步，確定信號(hào)工作頻率，對(duì)狀態(tài)類信號(hào)，本設(shè)計(jì)設(shè)定其工作頻率和時(shí)鐘周期為：Freq=78.125MHz ；Tcycle = 1/ Freq = 12.8ns；第二步，從發(fā)送端，即物理層芯片手冊(cè)提取以下參數(shù)：-1ns < Tco < 2.5ns;第三步，從接收端，即鏈路層芯片手冊(cè)提取建立時(shí)間和保持時(shí)間的要求：Tsetup(min) = 2

8、ns;Thold(min) = 0.5ns;將以上數(shù)據(jù)代入式1和式 2：2.5ns + (Tflight-data - Tflight-clk)MAX + 2ns < 12.8ns-1ns + (Tflight-data - Tflight-clk)MIN > 0.5ns整理得到：1.5ns < (Tflight-data - Tflight-clk) < 8.3ns基于以上結(jié)論，同時(shí)考慮到Vsig = 6inch/ns，可以得到如下結(jié)論，當(dāng)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)走線長度關(guān)系滿足以下關(guān)系時(shí)，狀態(tài)類信號(hào)的時(shí)序要求將得到滿足：TSTAT信號(hào)走線長度比 TSCLK長 9 英寸，但

9、最多不能超過49.8 英寸。 數(shù)據(jù)類信號(hào)的時(shí)序分析對(duì)數(shù)據(jù)類信號(hào)，信號(hào)的流向是從鏈路層芯片發(fā)送到物理層芯片。第一步，確定信號(hào)工作頻率，對(duì)數(shù)據(jù)類信號(hào)，本設(shè)計(jì)設(shè)定其工作頻率為：Freq=414.72MHz;與狀態(tài)類信號(hào)不同的是，數(shù)據(jù)類信號(hào)是雙邊沿采樣，即，一個(gè)時(shí)鐘周期對(duì)應(yīng)兩次采樣，因此采樣周期為時(shí)鐘周期的一半。采樣周期計(jì)算方法為：最新范本 ,供參考！Tsample = 1/2*Tcycle = 1.2ns;第二步，從發(fā)送端，即鏈路層芯片手冊(cè)提取以下參數(shù)：-0.28ns < Tco < 0.28ns;第三步，從接收端，即物理層芯片資料可以提取如下需求：Tsetup(min) = 0.17n

10、s;Thold(min) = 0.21ns;將以上數(shù)據(jù)代入式1 和式 2，需特別注意的是，對(duì)數(shù)據(jù)類信號(hào)，由于是雙邊沿采樣，應(yīng)采用 Tsample 代替式 1 中的 Tcycle ：0.28ns + (Tflight-data- Tflight-clk)MAX + 0.17ns < 1.2ns-0.28ns + (Tflight-data- Tflight-clk)MIN> 0.21ns整理得到：0.49ns < (Tflight-data - Tflight-clk) < 0.75ns基于以上結(jié)論，同時(shí)考慮到Vsig = 6inch/ns，可以得到如下結(jié)論，當(dāng)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)走線長度關(guān)系滿足以下關(guān)系時(shí)，