電子設(shè)計自動化第二章

1、第二章 可編程邏輯器件的應(yīng)用第一節(jié)第一節(jié) 概述概述 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖圖3-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖一、一、 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進的改進的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC二、可編程邏輯器件的分類 按集成度按集成度(PLD)(PLD)分類分類 可編程邏輯器件（PLD） 簡單PLD 復(fù)雜PLD PROM P

2、AL PLA GAL CPLD FPGA 二、可編程邏輯器件的分類 在具體區(qū)分時，一般以在具體區(qū)分時，一般以GAL22V10作作為對比，集成度大于為對比，集成度大于GAL22V10的稱的稱為復(fù)雜為復(fù)雜PLD,反之歸類為簡單反之歸類為簡單PLD。二、可編程邏輯器件的分類從結(jié)構(gòu)上分：從結(jié)構(gòu)上分：（1）乘積項結(jié)構(gòu)器件?；窘Y(jié)構(gòu)為）乘積項結(jié)構(gòu)器件?；窘Y(jié)構(gòu)為“與與-或或”陣列的器件。如大部分簡單陣列的器件。如大部分簡單PLD和和CPLD.（2）查找表結(jié)構(gòu)器件。由簡單的查找表組）查找表結(jié)構(gòu)器件。由簡單的查找表組成可編程門，在構(gòu)成陣列形式，如成可編程門，在構(gòu)成陣列形式，如FPGA。二、可編程邏輯器件的分類

3、從編程工藝上分從編程工藝上分（1）熔絲（）熔絲（Fuse）型器件）型器件 早期的早期的PROM（2）反熔絲（）反熔絲（Antifuse）型器件）型器件 Actel的的FPGA 無論是熔絲還是反熔絲結(jié)構(gòu)，都只能編程一次，無論是熔絲還是反熔絲結(jié)構(gòu)，都只能編程一次，稱為稱為OTP器件，一次可編程器件。器件，一次可編程器件。二、可編程邏輯器件的分類（3）EPROM型型 紫外線型擦除電可編程邏輯器紫外線型擦除電可編程邏輯器件件（4）EEPROM型型 電可擦寫可編程器件電可擦寫可編程器件 現(xiàn)有大現(xiàn)有大部分部分CPLD及及GAL器件器件（5）SRAM型型 SRAM查找表結(jié)構(gòu)器件查找表結(jié)構(gòu)器件 大部分大部分F

4、PGA（6）Flash型。可實現(xiàn)多次可編程，也可以做型。可實現(xiàn)多次可編程，也可以做到掉電以后不需要重新配置。到掉電以后不需要重新配置。可編程器件的優(yōu)勢 可編程器件法將可編程器件法將ASIC的設(shè)計從半導(dǎo)體工藝師手中，的設(shè)計從半導(dǎo)體工藝師手中，轉(zhuǎn)移到電路設(shè)計師手中。其前提是半導(dǎo)體工藝師轉(zhuǎn)移到電路設(shè)計師手中。其前提是半導(dǎo)體工藝師提供超大規(guī)模可編程芯片?？删幊绦酒Y源豐富，提供超大規(guī)模可編程芯片?？删幊绦酒Y源豐富，使電路設(shè)計師能將整個電子系統(tǒng)裝到一個使電路設(shè)計師能將整個電子系統(tǒng)裝到一個“白白”片中。這種方法沒有投片風(fēng)險，現(xiàn)場布線完成功片中。這種方法沒有投片風(fēng)險，現(xiàn)場布線完成功能指定能指定, ,提高設(shè)

5、計靈活性；可反復(fù)編程擦寫；成提高設(shè)計靈活性；可反復(fù)編程擦寫；成本低；設(shè)計周期短。本低；設(shè)計周期短。三、CPLD和FPGA的特點及應(yīng)用范圍 CPLD:主要是由可編程邏輯宏單元（主要是由可編程邏輯宏單元（LMC)圍繞圍繞中心的可編程互連矩陣單元組成，其中中心的可編程互連矩陣單元組成，其中LMC邏輯邏輯結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。定的功能。 特點：據(jù)有點擦寫特性，可邊界掃描、在線編程，特點：據(jù)有點擦寫特性，可邊界掃描、在線編程，邏輯電路具有可預(yù)測性。邏輯

6、電路具有可預(yù)測性。圖圖3-26 MAX7000系列的單個宏單元結(jié)構(gòu)系列的單個宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄 存 器旁路并行擴展項通往 I/O模塊通往 PIA乘積項選擇矩陣來自 I/O引腳全局時鐘QDEN來自來自 PIA的的 36個信號個信號快速輸入選擇快速輸入選擇2圖圖3-27- MAX7128S的結(jié)構(gòu)的結(jié)構(gòu)二、CPLD和FPGA的特點及應(yīng)用范圍 FPGA: 由可編程邏輯功能塊，可編程由可編程邏輯功能塊，可編程I/O塊和可塊和可編程內(nèi)部互連三種可編程資源組成。編程內(nèi)部互連三種可編程資源組成。 特點：可以實時地改變器件功能，掉電數(shù)據(jù)丟失，特點：可以

7、實時地改變器件功能，掉電數(shù)據(jù)丟失，內(nèi)部延時時間不固定，可利用資源豐富。內(nèi)部延時時間不固定，可利用資源豐富。一個一個N輸入查找表輸入查找表 (LUT，Look Up Table)可以實現(xiàn)可以實現(xiàn)N個輸入變量的任何邏輯功個輸入變量的任何邏輯功能，如能，如 N輸入輸入“與與”、 N輸入輸入“異或異或”等。等。輸入多于輸入多于N個的函數(shù)、方程必須分開用幾個查找表（個的函數(shù)、方程必須分開用幾個查找表（ LUT）實現(xiàn)）實現(xiàn)輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表?基于查找表的結(jié)構(gòu)模塊基于查找表的結(jié)構(gòu)模塊 0000010100000101輸入 A 輸入

8、 B 輸入C 輸入D 查找表輸出16x1RAM查找表原理查找表原理多路選擇器FLEX10K系列器件系列器件FLEX 10K內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu).IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC邏輯單元邏輯單元.IOCIOC.IOCIOCIOCIOC.快速通道互連快速通道互連邏輯陣列塊邏輯陣列塊 (LAB)IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA結(jié)構(gòu)圖.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式陣列塊陣列塊EAB的大小靈活

9、可變通過組合EAB 可以構(gòu)成更大的模塊不需要額外的邏輯單元，不引入延遲， EAB 可配置為深度達2048的存儲器EAB 的字長是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8(5) 嵌入式陣列塊嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式塊，是由一系列的嵌入式RAM單元構(gòu)成。單元構(gòu)成。圖圖3-40 用用EAB構(gòu)成不同結(jié)構(gòu)構(gòu)成不同結(jié)構(gòu)的的RAM和和ROM 輸出時鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8 , 4 , 2 ,

10、 1 數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度 8,9,10,11 寫使能輸入時鐘EAB 可以用來實現(xiàn)乘法器 VS非流水線結(jié)構(gòu)非流水線結(jié)構(gòu),使用使用35個個 LE,速度為速度為 34 MHz 流水線結(jié)構(gòu)速度為流水線結(jié)構(gòu)速度為100 MHz, EAB8890 MHz用用EAB實現(xiàn)的流水線乘法器操作速度可達實現(xiàn)的流水線乘法器操作速度可達 90 MHz!實例實例: 4x4 乘法器乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELELELELE二、CPLD和FPGA的特點及應(yīng)用范圍 應(yīng)用范圍應(yīng)用范圍CPLD適合于設(shè)計譯碼等復(fù)雜組合邏輯；適合于設(shè)計譯碼

11、等復(fù)雜組合邏輯；FPGA適合于復(fù)雜的時序邏輯；適合于復(fù)雜的時序邏輯；第二節(jié) FPGA/CPLD產(chǎn)品概述主流主流CPLD/FPGA器件的發(fā)展及性能器件的發(fā)展及性能FPGA/CPLD生產(chǎn)商 FPGA/CPLD生產(chǎn)商 FPGA/CPLD生產(chǎn)商 Altera公司系列產(chǎn)品主要性能公司系列產(chǎn)品主要性能Xilinx系列產(chǎn)品主要性能系列產(chǎn)品主要性能Lattice系列產(chǎn)品主要性能系列產(chǎn)品主要性能第三節(jié)第三節(jié) CPLD/FPGACPLD/FPGA的編程與配置的編程與配置目前常見的大規(guī)?？删幊踢壿嬈骷木幊坦に囉心壳俺Ｒ姷拇笠?guī)?？删幊踢壿嬈骷木幊坦に囉腥N：三種：1、基于電可擦除存儲單元的、基于電可擦除存儲單元的

12、EEPROM或或Flash技術(shù)。技術(shù)。CPLD一般采用此技術(shù)編程。一般采用此技術(shù)編程。2、基于、基于SRAM查找表的編程單元，編程信息保查找表的編程單元，編程信息保持在持在SRAM中，中，SRAM在掉電后信息立即丟失，在掉電后信息立即丟失，在下次上電后，還要重新載入編程信息。大部在下次上電后，還要重新載入編程信息。大部分分FPGA采用此種編程工藝。采用此種編程工藝。3、基于反熔絲編程單元、基于反熔絲編程單元。ACTEL的的FPGA、Xinlinx部分早期的部分早期的FPGA采用此結(jié)構(gòu)，現(xiàn)在已采用此結(jié)構(gòu)，現(xiàn)在已不用。此編程方法是一次可編程性。不用。此編程方法是一次可編程性。第三節(jié)第三節(jié) CPLD

13、/FPGACPLD/FPGA的編程與配置的編程與配置 CPLD編程和編程和FPGA配置可以使用專用的編配置可以使用專用的編程設(shè)備，可以使用下載電纜，如程設(shè)備，可以使用下載電纜，如ALTERA的的Byteblaster(MV)并行下載電纜，連接并行下載電纜，連接PC機的并行打印口和需要編程或配置的器件，機的并行打印口和需要編程或配置的器件，并與并與MAX+PLUSII配合可以對配合可以對Altera公司公司的多種的多種CPLD、FPGA進行配置和編程。進行配置和編程。此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAG接口接口 ALTERA ALTERA 的的 ByteBlast

14、erByteBlaster（MVMV）下載接口）下載接口圖圖3-46 10芯下載口芯下載口引腳12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND表表3-3 圖圖3-46 接口各引腳信號名稱接口各引腳信號名稱一、CPLD的ISP方式編程 在系統(tǒng)可編程（在系統(tǒng)可編程（ISP）是當(dāng)系統(tǒng)上電并正）是當(dāng)系統(tǒng)上電并正常工作時，計算機通過系統(tǒng)中的常工作時，計算機通過系統(tǒng)中的CPLD擁擁有有ISP接口直接對其編程，器件在編程接口直接對其編程，器件在編程后立即進入正常工作狀態(tài)。后立即進入正

15、常工作狀態(tài)。ISPISP功能提高設(shè)計和應(yīng)用的靈活性功能提高設(shè)計和應(yīng)用的靈活性n 減少對器減少對器件的觸摸件的觸摸和損傷和損傷n 不計較器不計較器件的封裝件的封裝形式形式n 允許一般的允許一般的存儲存儲n 樣機制造方樣機制造方便便n 支持生產(chǎn)和支持生產(chǎn)和測試流程中測試流程中的修改的修改n 允許現(xiàn)場硬允許現(xiàn)場硬件升級件升級n 迅速方便地迅速方便地提升功能提升功能未編程前先焊未編程前先焊接安裝接安裝系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場重在系統(tǒng)現(xiàn)場重編程修改編程修改圖圖3-47 CPLD編程下載連接圖編程下載連接圖TCK、TDO、TMS、TDI為為CPLD的的JTAG口口對CPLD編程圖圖3-48

16、多多CPLD芯片芯片ISP編程連接方式編程連接方式二、使用二、使用PCPC并口配置并口配置FPGAFPGA ICR:In-Circuit Reconfigurability 在線在線可重配置方式，即允許在器件已經(jīng)配置好可重配置方式，即允許在器件已經(jīng)配置好的情況下進行重新配置，以改變電路邏輯的情況下進行重新配置，以改變電路邏輯結(jié)構(gòu)和功能。結(jié)構(gòu)和功能。 FPGA設(shè)計過程中可以通過連接設(shè)計過程中可以通過連接PC機的下機的下載電纜快速地下載設(shè)計文件至載電纜快速地下載設(shè)計文件至FPGA進行硬進行硬件驗證件驗證。AlteraAltera SRAM LUT SRAM LUT結(jié)構(gòu)器件的結(jié)構(gòu)器件的6 6種配置方

17、式種配置方式（1）配置器件，如）配置器件，如EPC器件進行配置。器件進行配置。（2）PS（被動串行）（被動串行） MSEL1=0 MSEL0=0 （3）PPS(被動并行同步被動并行同步) MSEL1=1 MSEL0=0 （4）PPA（被動并行異步）（被動并行異步） MSEL1=1 MSEL0=1 （5）PSA（被動串行異步）（被動串行異步） MSEL1=1 MSEL0=0 （6）JTAG MSEL1=0 MSEL0=0 二、使用二、使用PC并行口配置并行口配置FPGA圖圖3-49 FLEX10K PS模式配置時序模式配置時序 圖圖3-50 多多FPGA芯片配芯片配置電路置電路 FLEX、ACE

18、X、APEX等系列 FPGA器件配置連線圖 注意：1、不要忘了將多片配 置 控制信號nCE 引 腳接地！2、作為PS配置模式， 不要忘了將配置模式 控制信號腳MSEL1和 MSEL0都接地！FLEX、ACEX、APEX系列系列FPGA 配置電路配置電路 FPGA Passive Serial Configuration 被動串行配置模式被動串行配置模式10針標(biāo)準(zhǔn)配置/下載接口通過配置電路后與PC機的并行接口相接對FPGA配置主系統(tǒng)通用10針標(biāo)準(zhǔn)配置/下載接口目標(biāo)板10針標(biāo)準(zhǔn)配置接口PIN1OTP配置器件配置器件插座插座三、三、 用專用配置器件配置用專用配置器件配置FPGAFPGA 用專用配置器件能夠?qū)崿F(xiàn)載用專用配置器件能夠?qū)崿F(xiàn)載FPGA上電后自動加上電后自動加載配置。專用配置器件多采用串行的載配置。專用配置器件多采用串行的PROM器件，器件，大容量的大容量的PROM器件也提供并行接口。器件也提供并行接口。 按專用配置器件的可編程次數(shù)可分為：按專用配置器件的可編程次數(shù)可分為： OTP(一次可編程一次可編程)器件和多次可編程器件。器件和多次可編程器件。器 件功能描述封裝形式EPC216956801 位，3.3/5V 供電20 腳 PLCC、32 腳 TQFPEPC110464961