第一章可編程邏輯器件

1、FPGAFPGA編程基礎(chǔ)編程基礎(chǔ)錢敬錢敬 通信教研室通信教研室QL331Q579466579466) 參參 考考 教教 材材 參參 考考 教教 材材 參參 考考 教教 材材 實驗裝置實驗裝置本章主要內(nèi)容本章主要內(nèi)容1、標(biāo)準(zhǔn)邏輯器件、標(biāo)準(zhǔn)邏輯器件 中小規(guī)模集成電路中小規(guī)模集成電路 3種主要類型：種主要類型：TTL、CMOS、ECL。2、微處理器、微處理器 應(yīng)用非常廣泛應(yīng)用非常廣泛 PC機(jī)、單片機(jī)、微控制器。機(jī)、單片機(jī)、微控制器。3、專用集成電路、專用集成電路ASIC 1）全定制產(chǎn)品、）全定制產(chǎn)品、2）半定制產(chǎn)品、）半定制產(chǎn)品、 3）可編程邏輯器

2、件）可編程邏輯器件1.1 數(shù)字集成電路的分類數(shù)字集成電路的分類一、數(shù)字電路的描述方式一、數(shù)字電路的描述方式。1）真值表）真值表：利用數(shù)字來描述輸入和輸：利用數(shù)字來描述輸入和輸出之間的關(guān)系出之間的關(guān)系2）布爾表達(dá)式）布爾表達(dá)式：利用數(shù)學(xué)表達(dá)式來描：利用數(shù)學(xué)表達(dá)式來描述輸入和輸出之間的關(guān)系述輸入和輸出之間的關(guān)系3）電路圖：）電路圖：利用電路原件符號來描述利用電路原件符號來描述4）時序圖：）時序圖：利用信號波形利用信號波形5）硬件描述語言）硬件描述語言：利用文本來描述：利用文本來描述1.2 標(biāo)準(zhǔn)邏輯器件標(biāo)準(zhǔn)邏輯器件組合邏輯電路組合邏輯電路：輸出狀態(tài)只取決于該時：輸出狀態(tài)只取決于該時刻的輸入狀態(tài)的組合

3、，與先前電路的狀刻的輸入狀態(tài)的組合，與先前電路的狀態(tài)無關(guān)。態(tài)無關(guān)。時序邏輯電路時序邏輯電路：具有記憶功能。：具有記憶功能。例如：例如：JK觸發(fā)器、觸發(fā)器、D觸發(fā)器觸發(fā)器組合邏輯電路與時序邏輯電路組合邏輯電路與時序邏輯電路 1、 圖1 SPLD的基本結(jié)構(gòu)輸入電路輸出電路或陣列與陣列輸入項乘積項或項1.3 可編程邏輯器件可編程邏輯器件PLD的邏輯符號表示方法與門乘積項用用PROM實現(xiàn)組合邏輯電路功能實現(xiàn)組合邏輯電路功能實現(xiàn)的函數(shù)為：實現(xiàn)的函數(shù)為：固定連接點固定連接點（與門陣列）（與門陣列）編程連接點編程連接點（或門陣列）（或門陣列）BABAF 1BABAF2BAF3PLA結(jié)構(gòu) PAL（GAL）結(jié)構(gòu)

4、PLA陣列結(jié)構(gòu)圖陣列結(jié)構(gòu)圖PAL（GAL）陣列結(jié)構(gòu)圖）陣列結(jié)構(gòu)圖上世紀(jì)上世紀(jì)90年代，出現(xiàn)了年代，出現(xiàn)了Altera公司的公司的Maxplus 等等CPLD/FPGA工具軟件，人們可以用工具軟件，人們可以用Maxplus 在在PC機(jī)上設(shè)計由眾多標(biāo)準(zhǔn)邏輯芯機(jī)上設(shè)計由眾多標(biāo)準(zhǔn)邏輯芯片（如片（如74系列等）組成的電路原理圖，然后再系列等）組成的電路原理圖，然后再用它直接進(jìn)行波形圖仿真測試，觀察驗證電路用它直接進(jìn)行波形圖仿真測試，觀察驗證電路在各種輸入情況下的輸出信號波形，及內(nèi)部各在各種輸入情況下的輸出信號波形，及內(nèi)部各點波形。點波形。 最后，將經(jīng)過最后，將經(jīng)過Maxplus 驗證無誤的電路寫入驗證無

5、誤的電路寫入CPLD/FPGA芯片，放入電路板中進(jìn)行整機(jī)測試，芯片，放入電路板中進(jìn)行整機(jī)測試，如發(fā)現(xiàn)問題，修改原理圖，波形仿真后重寫如發(fā)現(xiàn)問題，修改原理圖，波形仿真后重寫CPLD/FPGA ，重新進(jìn)行整機(jī)測試，直至完全正確，重新進(jìn)行整機(jī)測試，直至完全正確為止。為止。Maxplus 的出現(xiàn)，使電子設(shè)計自動化的出現(xiàn)，使電子設(shè)計自動化(EDA)技術(shù)大大向前推進(jìn)了一步。技術(shù)大大向前推進(jìn)了一步。 Quartus 是是ALTERA公司于公司于21世紀(jì)初推出的另一個可編世紀(jì)初推出的另一個可編程邏輯器件開發(fā)軟件，是程邏輯器件開發(fā)軟件，是Maxplus 的更新?lián)Q代產(chǎn)品，提的更新?lián)Q代產(chǎn)品，提供了完整的多平臺設(shè)計環(huán)

6、境。供了完整的多平臺設(shè)計環(huán)境。目前目前Altera主推主推QuartusII， Maxplus 的版本不會再更新，的版本不會再更新，支持的器件也很有限，建議新支持的器件也很有限，建議新設(shè)計都使用設(shè)計都使用Quartus 。1.4 Altera公司的可編程邏輯器件 Altera公司的公司的 CPLD Altera公司的公司的CPLD器件主要有器件主要有Classic系列、系列、MAX 3000系列、系列、MAX 5000系列、系列、MAX 7000系系列和列和MAX 9000系列，這些器件系列都具有可重系列，這些器件系列都具有可重復(fù)編程的功能，復(fù)編程的功能，Classic系列和系列和MAX 50

7、00系列采系列采用用EPROM（紫外線擦除的可編程存儲器）工藝；（紫外線擦除的可編程存儲器）工藝；MAX 3000、MAX 7000、MAX 9000系列采用系列采用E2PROM（電可擦除可編程存儲器）工藝。由于（電可擦除可編程存儲器）工藝。由于MAX 7000系列在國內(nèi)應(yīng)用較為廣泛，其結(jié)構(gòu)具系列在國內(nèi)應(yīng)用較為廣泛，其結(jié)構(gòu)具有一定的代表性。有一定的代表性。CPLD的基本結(jié)構(gòu)盡管不同盡管不同PLD廠家生產(chǎn)的廠家生產(chǎn)的CPLD器件性能特點器件性能特點不同，但它們的基本結(jié)構(gòu)都是相似的。不同，但它們的基本結(jié)構(gòu)都是相似的。下面以下面以Altera公司的公司的MAX7000系列系列CPLD器件器件為例，介

8、紹為例，介紹CPLD器件的一般結(jié)構(gòu)特點。器件的一般結(jié)構(gòu)特點。CPLD內(nèi)部結(jié)構(gòu)（Altera的MAX7000系列）邏輯陣邏輯陣列塊列塊（LAB）I/O單元單元連線資源連線資源邏輯陣列模塊中包含多個宏單元邏輯陣列模塊中包含多個宏單元宏單元內(nèi)部結(jié)構(gòu)宏單元內(nèi)部結(jié)構(gòu)乘積項邏輯陣列乘積項邏輯陣列乘積項選擇矩陣乘積項選擇矩陣可編程可編程觸發(fā)器觸發(fā)器并行邏輯擴(kuò)展并行邏輯擴(kuò)展共享擴(kuò)展項共享擴(kuò)展項FPGA的基本結(jié)構(gòu)FPGA器件是器件是Xilinx公司于公司于1985年首家推出的。年首家推出的。FPGA的結(jié)構(gòu)與門陣列的結(jié)構(gòu)與門陣列PLD不同，其內(nèi)部由許不同，其內(nèi)部由許多獨立的可編程邏輯模塊組成。多獨立的可編程邏輯模

9、塊組成。目前，絕大多數(shù)的目前，絕大多數(shù)的FPGA器件都采用了基于器件都采用了基于SRAM的查找表（的查找表（LUT）結(jié)構(gòu)。）結(jié)構(gòu)。查找表的基本原理N個輸入的邏輯函數(shù)需要個輸入的邏輯函數(shù)需要2的的N次方的容量的次方的容量的SRAM來實現(xiàn)，一般多個輸入的查找表采用多個來實現(xiàn)，一般多個輸入的查找表采用多個邏輯塊邏輯塊級聯(lián)級聯(lián)的方式的方式實際邏輯電路 LUT的實現(xiàn)方式 a,b,c,d 輸入 邏輯輸出 地址 RAM中存儲的內(nèi)容 0000 0 0000 0 0001 0 0001 0 . 0 . 0 1111 1 1111 1 FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)可編程邏可編程邏輯塊輯

10、塊互連資源互連資源輸入輸入/輸出輸出模塊模塊FPGA與CPLD的比較盡管盡管FPGA和和CPLD都是可編程邏輯都是可編程邏輯器件器件,有很多相似的特點有很多相似的特點,但由于但由于CPLD和和FPGA結(jié)構(gòu)上的差異結(jié)構(gòu)上的差異,使兩者使兩者性能上互有長短。性能上互有長短。FPGA與與CPLD的比較的比較大的PLD生產(chǎn)廠家最大的最大的PLD供應(yīng)商之一供應(yīng)商之一FPGA的發(fā)明者，最大的的發(fā)明者，最大的PLD供應(yīng)商供應(yīng)商之一之一提供軍品及宇航級產(chǎn)品提供軍品及宇航級產(chǎn)品ISP技術(shù)的發(fā)明者技術(shù)的發(fā)明者PLD的設(shè)計PLD設(shè)計流程設(shè)計流程自上而下的方式自上而下的方式設(shè)計輸入設(shè)計輸入 圖形圖形 HDL文本文本設(shè)

11、計處理設(shè)計處理 綜合，優(yōu)化綜合，優(yōu)化 器件適配器件適配 布局、布線布局、布線時序仿真時序仿真（后仿真）（后仿真）在線測試在線測試器件編程器件編程1234設(shè)計準(zhǔn)備設(shè)計準(zhǔn)備56VHDL編程實例：編程實例：編寫七段顯示譯碼器的編寫七段顯示譯碼器的VHDL源代碼源代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder_se7v2 IS PORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END decoder_se7v2;ARCHITECTURE behave OF decoder_se7v2 IS S65SS4S32S1SS0BEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000 = S S S S S S S S S S S S S S S S =0000000; END CASE; END PROCESS;END behave;用用VHDL編輯的七編輯的七段譯碼器仿真波形段譯碼器仿真波形S65SS4S32S1SS0PLD器件的命名與選型器件的命名與選型例：例：EPM7 128 S L C 8410EPM7：產(chǎn)品系列為：產(chǎn)品系列為MAX7000系