實(shí)驗(yàn)2運(yùn)算器實(shí)驗(yàn)報(bào)告

1、班級(jí)：計(jì)算機(jī)科學(xué)與技術(shù)3班 學(xué)號(hào)： 310 姓名： 康小雪 日期： 2011-9-24 實(shí)驗(yàn)2運(yùn)算器實(shí)驗(yàn)預(yù)習(xí)實(shí)驗(yàn)報(bào)告疑問(wèn)：1、 如何將結(jié)果顯示在數(shù)碼管上？2、 實(shí)驗(yàn)中輸入端口比所給實(shí)驗(yàn)箱上的輸入按鈕多，如何解決這個(gè)問(wèn)題？3、 讓7449在顯示十六進(jìn)制數(shù)的時(shí)候，會(huì)顯示亂碼，如何解決這個(gè)問(wèn)題？實(shí)驗(yàn)報(bào)告一、 波形圖：參數(shù)設(shè)置：Endtime:2.0us Gridsize:100.0ns信號(hào)設(shè)置：Clk: 時(shí)鐘信號(hào)，設(shè)置周期為100ns占空比為50%。K: 由k7k0八個(gè)信號(hào)組成，數(shù)據(jù)輸入信號(hào)，十六進(jìn)制。sw|r4|r5|ALU_bus: 由sw_bus（輸入數(shù)據(jù)到總線）、r4_bus（將R4寄存器的

2、值反饋到總線上）、r5_bus（將R5寄存器的值反饋到總線上）、ALU_bus（將運(yùn)算結(jié)果的值反饋到總線上）四個(gè)信號(hào)組成，輸入信號(hào)，二進(jìn)制，低電平有效。ld_r1|r2|r4|r5: 由ld_r1（將運(yùn)算結(jié)果存入R1寄存器）、ld_r2（將運(yùn)算結(jié)果存入R2寄存器）、ld_r4（將運(yùn)算結(jié)果存入R4寄存器）、ld_r5（將運(yùn)算結(jié)果存入R5寄存器）四個(gè)信號(hào)組成，輸入信號(hào)，二進(jìn)制，高電平有效。m|cn: 由m（運(yùn)算種類的選擇信號(hào)）、cn（表明有無(wú)進(jìn)位的信號(hào)）兩個(gè)信號(hào)組成（其中m=0表示算術(shù)運(yùn)算，m=1表示邏輯運(yùn)算，cn=0表示有進(jìn)位，cn=1表示無(wú)進(jìn)位），輸入信號(hào)，二進(jìn)制。s: 算數(shù)邏輯單元控制選擇信

3、號(hào)，由s3s0四個(gè)信號(hào)組成，輸入信號(hào)，二進(jìn)制。d: 數(shù)據(jù)輸出的中間信號(hào)，由d7d0八個(gè)信號(hào)組成，雙向信號(hào)，顯示總線上的數(shù)據(jù)，十六進(jìn)制。dresult: 最終的數(shù)據(jù)輸出信號(hào)，由d7resultd0result八個(gè)信號(hào)組成，輸出信號(hào)，八進(jìn)制。 1) 初始狀態(tài)：K無(wú)輸入，bus信號(hào)無(wú)效，lddr信號(hào)無(wú)效，總線上位高阻態(tài)。2) 05Hà總線(sw_bus=0)àDR1(ld_r1=1)：K輸入05，sw_bus=0，ld_r1=1,可以看到dresult=05；06Hà總線(sw_bus=0)àDR2(ld_r2=1)：K輸入D2，sw_bus=0，ld_r2=

4、1,可以看到dresult=0A。3) AorB的運(yùn)算結(jié)果(m|cn=01、s=0001)à總線(ALU_bus=0)àR4(ld_r4=1)： alu_bus=0，ld_r4=1，m|cn=01，s=0001，可以看到dresult=0F。4) not(A and B)的運(yùn)算結(jié)果(m|cn=10、s=0100)à總線(ALU_bus=0)àR5(ld_r5)：alu_bus=0，ld_r5=1，m|cn=10，s=0100，可以看到dresult=0A。5) R4à總線(r4_bus=0)àr1(ld_r1=1)：r4_bus=0，

5、ld_r1=1,m|cn=00,s=0000,可以看到dresult=0F。6) DR1加B的運(yùn)算結(jié)果(m|cn=01、s=1001)à總線(ALU_bus=0)àR4(ld_r4)：alu_bus=0，ld_r4=1,m|cn=01,s=1001,可以看到dresult=19。7) R4à總線(sw_bus=0)àDR1(ld_r1=1)：r4_bus=0，ld_r1=1，m|cn=00，s=0000，可以看到dresult=19；8) R5à總線(sw_bus=0)àDR2(ld_r2=1)：r5_bus=0，ld_r5=1，m|

6、cn=00，s=0000，可以看到dresult=0A。9) DR1減DR2的運(yùn)算結(jié)果(m|cn=00、s=0110) à總線(ALU_bus=0)àR4(ld_r4=1)：alu_bus=0，ld_r4=1，m|cn=00，s=0110，可以看到dresult=0F。記錄實(shí)驗(yàn)復(fù)合運(yùn)算： (A or B) 減 not (A and B) 加 B運(yùn)算m,cn,s3.0DR1DR2ALU結(jié)果R4R5AorB01000105H0AH0FH0FH00Hnot(A and B)10010005H0AH0FH0FH0AHR4加B0110010FH0AH19H19H0AHR4減R5000

7、11019H0AH0FH19H0AH調(diào)換運(yùn)算了加B與減R5的運(yùn)算順序，可以免去DR2中的數(shù)據(jù)被覆蓋后重新輸入B的麻煩。結(jié)論： 通過(guò)將數(shù)據(jù)05H、0AH輸入到兩個(gè)寄存器中，經(jīng)過(guò)實(shí)驗(yàn)設(shè)計(jì)的運(yùn)算器，進(jìn)行(A or B) 減 not (A and B) 加 B的復(fù)合運(yùn)算，最終得出0FH的正確結(jié)果。說(shuō)明本實(shí)驗(yàn)的設(shè)計(jì)能實(shí)現(xiàn)運(yùn)算器的運(yùn)算功能，電路設(shè)計(jì)正確。二、實(shí)驗(yàn)日志思考題：1、存入DR1、DR2的數(shù)據(jù)如何在總線上顯示？答：將m、cn、s分別置0、1、0000，并將alu_bus置0，可完成將DR1中數(shù)據(jù)在總線上顯示。將m、cn、s分別置1、0、1010，并將alu_bus置0，可完成將DR2中數(shù)據(jù)在總線上

8、顯示。2、復(fù)合運(yùn)算時(shí)，ALU出的中間結(jié)果為什么不能直接存入DR1或DR2？答：因?yàn)镈R1、DR2作為算術(shù)邏輯運(yùn)算單元的入口，式中利用其他值的運(yùn)算必須存于DR1或DR2中才能完成運(yùn)算。如果直接將中間結(jié)果存于DR1或DR2，則它有可能在接下來(lái)的它參與的運(yùn)算中數(shù)值被覆蓋掉。這樣中間值沒(méi)有被保存，得不出最后的正確結(jié)果。3、計(jì)算機(jī)中的負(fù)數(shù)如何表示？答：通過(guò)設(shè)置符號(hào)位，0表示正數(shù)，1表示負(fù)數(shù)。4、74181的功能表中運(yùn)算“+”于“加”的區(qū)別是什么？答：運(yùn)算“+”表示邏輯運(yùn)算中的“與”；運(yùn)算“加”表示算術(shù)運(yùn)算中的“+”。5、exp_r_alu.vhd中并置運(yùn)算符“&”主要作用是什么？答：主要作用是連

9、接，由m、cn、s通過(guò)“&”組成六位的二進(jìn)制數(shù)，作為運(yùn)算的選擇控制信號(hào)，來(lái)進(jìn)行算術(shù)邏輯運(yùn)算的選擇。6、exp_r_alu.vhd代碼中為什么要調(diào)用ieee.std_logic_unsigned庫(kù)？答：因?yàn)閕eee.std_logic_unsigned庫(kù)中定義了基于std_logic以及std_logic_vector的無(wú)符號(hào)的算術(shù)運(yùn)算，這樣才能保證運(yùn)算器功能的正常實(shí)現(xiàn)，得出正確的結(jié)果。7、VHDL語(yǔ)言中如何表示十六進(jìn)制格式數(shù)據(jù)？答：通過(guò)在數(shù)據(jù)的前面加上x(chóng)，然后再在“”里寫(xiě)入數(shù)據(jù)。遇到的問(wèn)題及解決方案：1. 如何將結(jié)果顯示在數(shù)碼管上？加入以下附加電路模塊：2. 實(shí)驗(yàn)中輸入端口比所給實(shí)驗(yàn)箱

10、上的輸入按鈕多，如何解決這個(gè)問(wèn)題？將數(shù)據(jù)輸入部分用2個(gè)16進(jìn)制的計(jì)算器組合而成，對(duì)于它的算術(shù)邏輯運(yùn)算單元功能控制選擇信號(hào)s3s0用一個(gè)16進(jìn)制計(jì)數(shù)器來(lái)表示。3.讓7449在顯示十六進(jìn)制數(shù)的時(shí)候，會(huì)顯示亂碼，如何解決這個(gè)問(wèn)題？自己重新寫(xiě)一個(gè)譯碼器，其具體的代碼如下：library ieee;use ieee.std_logic_1164.all;entity bus_reg7 is port( sin :in std_logic_vector(3 downto 0); sout :out std_logic_vector(6 downto 0);end bus_reg7;architecture

11、 rtl of bus_reg7 is signal xsin:std_logic_vector(3 downto 0); signal xsout:std_logic_vector(6 downto 0); begin xsin<=sin; process(xsin,xsout) begin case sin is when"0000"=>xsout<="1111110"-0 when"0001"=>xsout<="0110000"-1 when"0010"=&g

12、t;xsout<="1101101"-2 when"0011"=>xsout<="1111001"-3 when"0100"=>xsout<="0110011"-4 when"0101"=>xsout<="1011011"-5 when"0110"=>xsout<="1011111"-6 when"0111"=>xsout<=&qu

13、ot;1110000"-7 when"1000"=>xsout<="1111111"-8 when"1001"=>xsout<="1111011"-9 when"1010"=>xsout<="1110111"-A when"1011"=>xsout<="0011111"-b when"1100"=>xsout<="1001110"

14、;-C when"1101"=>xsout<="0111101"-d when"1110"=>xsout<="1001111"-E when"1111"=>xsout<="1000111"-F end case; sout<=xsout; end process; end rtl;4.下載到數(shù)碼管之后，只有K輸入的低位能夠正確顯示16進(jìn)制計(jì)數(shù)器的結(jié)果，剩下的s和的高位都不能正確顯示。設(shè)計(jì)電路時(shí)，數(shù)碼管顯示電路的內(nèi)部實(shí)際上我將所有的輸出都使用了，也就是可以點(diǎn)亮八個(gè)數(shù)碼管，下載的時(shí)候，我只用到了5個(gè)，但是，我把方向搞反了，以至于下載到了錯(cuò)誤的數(shù)碼管上，還以為自己的電路設(shè)計(jì)有問(wèn)題-_-!。實(shí)驗(yàn)心得： 由于這陣子比較忙，實(shí)驗(yàn)也落