段數(shù)碼顯示譯碼器設(shè)計(jì)(共8頁(yè))

1、精選優(yōu)質(zhì)文檔-傾情為你奉上附表1：廣州大學(xué)學(xué)生實(shí)驗(yàn)報(bào)告開課學(xué)院及實(shí)驗(yàn)室：物理與電子工程學(xué)院-電子樓317室 2016 年 4 月 28 日 學(xué) 院物 電年級(jí)、專業(yè)、班姓名Jason.P學(xué)號(hào)實(shí)驗(yàn)課程名稱EDA技術(shù)實(shí)驗(yàn)成績(jī)實(shí)驗(yàn)項(xiàng)目名稱7段數(shù)碼顯示譯碼器設(shè)計(jì)指 導(dǎo) 教 師一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí)VerilogHDL的多層次設(shè)計(jì)方法。二、 實(shí)驗(yàn)內(nèi)容：1、實(shí)驗(yàn)原理:7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用

2、譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)。2、實(shí)驗(yàn)步驟：表4-1 7段譯碼器真值表 圖4-1 共陰數(shù)碼管及其電路（1）首先按7段譯碼器真值表，完成7段BCD碼譯碼器的設(shè)計(jì)。作為7段BCD碼譯碼器，輸出信號(hào)LED7S的7位分別接如圖4-1數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“”時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。 （2）設(shè)計(jì)該譯碼器，在QuartusII上對(duì)其進(jìn)行編輯、編譯、綜合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形（提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)）。引腳鎖定及硬件測(cè)試。建議選

3、實(shí)驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出， 鍵8/7/6/5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。圖4-2 7段譯碼器仿真波形（3）將設(shè)計(jì)加入4位二進(jìn)制計(jì)數(shù)器，經(jīng)上面設(shè)計(jì)的16進(jìn)制7段譯碼器顯示。圖4-3計(jì)數(shù)器和譯碼器連接電路原理圖三、 實(shí)驗(yàn)HDL描述：計(jì)數(shù)器：module adder(CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input3:0 DATA; output3:0 DOUT; output COUT; reg3:0 Q1; reg COUT; assign DOUT = Q1; always (posedge CL

4、K or negedge RST) /CLK上升沿、RST下降沿觸發(fā) begin if(!RST) Q1 <= 0; /RST為低電平時(shí)，Q1為0 else if(EN) begin /EN為高電平時(shí)，執(zhí)行下步 if(!LOAD) Q1 <= DATA; /LOAD為低電平時(shí)Q1=DATA else if(Q1<15) Q1 <=Q1+1; /Q1<15，計(jì)數(shù)加1 else Q1 <=4'b0000; end /Q1為其他值，計(jì)數(shù)置0 end always (Q1) if (Q1=4'hf) COUT = 1'b1; else COU

5、T = 1'b0; /Q1為15，COUT=1，否則為0endmodule16進(jìn)制7段譯碼器：module DECL7S (A,LED7S);input3:0 A; output6:0 LED7S;reg6:0 LED7S;always(A)case(A)4'b0000 : LED7S <= 7'B;4'b0001 : LED7S <= 7'B;4'b0010 : LED7S <= 7'B;4'b0011 : LED7S <= 7'B;4'b0100 : LED7S <= 7'

6、B;4'b0101 : LED7S <= 7'B;4'b0110 : LED7S <= 7'B;4'b0111 : LED7S <= 7'B;4'b1000 : LED7S <= 7'B;4'b1001 : LED7S <= 7'B;4'b1010 : LED7S <= 7'B;4'b1011 : LED7S <= 7'B;4'b1100 : LED7S <= 7'B;4'b1110 : LED7S <=

7、7'B;4'b1111 : LED7S <= 7'B;default : LED7S <= 7'B;endcaseendmodule四、仿真結(jié)果：7段數(shù)碼顯示譯碼器仿真測(cè)試結(jié)果A為輸入的數(shù)，LED7S輸出對(duì)應(yīng)的譯碼結(jié)果（與7段譯碼器真值表一致）計(jì)數(shù)器仿真測(cè)試結(jié)果含異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器，CLK為上升沿時(shí)，DOUT計(jì)數(shù)（EN=LOAD=RST=1）；EN為低電平時(shí)DOUT保持當(dāng)前數(shù)值（LOAD=RST=1）；EN為高電平且CLK為上升沿時(shí)觸發(fā)DOUT計(jì)數(shù)（LOAD=RST=1）。LOAD為低電平且CLK為上升沿時(shí)，DOUT置為DATA值（E

8、N=RST=1）。RST為低電平時(shí)，DOUT置為0，與CLK是否為上升沿?zé)o關(guān)。DOUT值計(jì)滿15時(shí)COUT置1，DOUT為其他值時(shí)COUT為0。組合電路（計(jì)數(shù)器+譯碼器）仿真測(cè)試結(jié)果計(jì)數(shù)器和譯碼器連接的電路，led的譯碼輸出和真值表相符合。en為低電平且clock為上升沿時(shí)led保持，en為高電平且clock為上升沿時(shí)led顯示的數(shù)字加一。load為低電平且clock為上升沿時(shí)，led顯示data的數(shù)值。rst為低電平時(shí)，led顯示數(shù)字0，與clock上升沿時(shí)間無(wú)關(guān)。Led顯示到數(shù)字15時(shí)cout為1，led顯示其他數(shù)值時(shí)，cout為0。五、引腳鎖定：六、硬件測(cè)試結(jié)果：模式6：en（鍵8控制）為低電平，保持顯示數(shù)字3 計(jì)數(shù)滿15（顯示為F）LED-D8（cout）亮 rst（鍵7控制）為低電平，清零七、實(shí)驗(yàn)心得:通過(guò)本次實(shí)驗(yàn)，對(duì)QuartusII有了進(jìn)一步的學(xué)習(xí)和認(rèn)識(shí)，對(duì)Verilog也有了深入了解。學(xué)會(huì)了7段數(shù)碼顯示譯碼器的Verilog硬件設(shè)計(jì)，學(xué)習(xí)了VHDL的CASE語(yǔ)句應(yīng)用及多層次設(shè)計(jì)方法。實(shí)驗(yàn)中，要對(duì)每一個(gè)功能模塊做時(shí)序仿真，檢驗(yàn)是否符合設(shè)計(jì)需求，最后綜合起來(lái)做仿真測(cè)