可編程邏輯器件的開發(fā)與應(yīng)用

1、可編程邏輯器件的開發(fā)與應(yīng)用貴州大學(xué)九九級(jí)計(jì)科系 5班 顧 華 學(xué)號(hào)：25一、 簡(jiǎn)介可編程邏輯器件可編程邏輯器件（Programable Logic Device）簡(jiǎn)稱PLD。它是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)。PLD是一種半定制電路，能完成大部分?jǐn)?shù)字器件的功能，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真，可以事先驗(yàn)證設(shè)計(jì)的正確性。PLD還可以利用自身的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。PLD的這些優(yōu)點(diǎn)使得PLD技術(shù)在90年代后得到飛速的發(fā)展?？删幊踢壿嬈骷沁壿嬈骷易逯邪l(fā)展最快的一類器件，這有兩個(gè)根本原因。其一，PLD每個(gè)邏

2、輯器件具有愈來愈多的門電路，因而可以完成本來要由許多個(gè)分立邏輯器件和存儲(chǔ)芯片完成的功能。這種方法縮小了最終系統(tǒng)的尺寸，降低了最終系統(tǒng)的功耗和成本，提高了最終系統(tǒng)的性能和可靠性。其二，同樣重要的是，你只需花幾秒或幾分鐘的時(shí)間，就可以在工作站以及系統(tǒng)組裝線上配置或重新配置這些器件。這種能力使你掌握很大的靈活性，可以對(duì)最后一分鐘的設(shè)計(jì)變動(dòng)做出反應(yīng)，并可以在實(shí)施之前根據(jù)想法做出原型，也可以滿足因客戶需求和競(jìng)爭(zhēng)壓力而導(dǎo)致的產(chǎn)品上市的最后期限。 二、 ASIC的特點(diǎn)ASIC（Application Specific Integrated Circuits）是“專用集成電路”的簡(jiǎn)稱，是面向?qū)ｉT用途的電路即為

3、某個(gè)特定的功能開發(fā)的集成電路。目前在集成電路界，ASIC被認(rèn)為是用戶專用集成電路，即它是專門為一個(gè)用戶設(shè)計(jì)和制造的。換而言之，它是根據(jù)某一用戶的特定要求，能以低研制成本、短交貨周期的全定制、半定制集成電路。與通用集成電路相比，ASIC在構(gòu)成電子系統(tǒng)時(shí)具有以下幾個(gè)方面的優(yōu)越性：（1） 縮小體積、減輕重量、降低功耗。（2） 提高可靠性。用ASIC芯片進(jìn)行系統(tǒng)集成后，外部連線減少，可靠性明顯提高。（3） 易于獲得高性能。ASIC針對(duì)專門的用途而特別設(shè)計(jì)，它是系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和工藝設(shè)計(jì)的緊密結(jié)合，這種一體化的設(shè)計(jì)得到前所未有的高性能系統(tǒng)。（4） 可增強(qiáng)保密性。電子產(chǎn)品中的ASIC芯片對(duì)用戶來說相當(dāng)于

4、一個(gè)“黑盒子”。因此，保密性大大提高。（5） 在大批量應(yīng)用時(shí)，可顯著降低系統(tǒng)成本。目前ASIC在總的IC市場(chǎng)中的占有率已達(dá)1/3，在整個(gè)邏輯市場(chǎng)中的占有率已超過一半。三、用可編程邏輯器件實(shí)現(xiàn)ASIC設(shè)計(jì)隨著數(shù)字集成電路的廣泛應(yīng)用及其本身在不斷地進(jìn)行更新?lián)Q代，由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC

5、芯片，并且立即投入實(shí)際應(yīng)用之中?？删幊踢壿嬈骷鳛锳SIC的一個(gè)重要分支，是一種已完成了全部工藝制造、可直接從市場(chǎng)上購(gòu)買得到的產(chǎn)品，用戶只要對(duì)它編程就可實(shí)現(xiàn)所需要的電路功能，所以稱它為可編程ASIC。采用可編程器件，設(shè)計(jì)人員在實(shí)驗(yàn)室即可設(shè)計(jì)和制造出芯片，而且可反復(fù)編程，修改錯(cuò)誤，這就大大方便了設(shè)計(jì)者?？删幊藺SIC，特別是現(xiàn)代可編程ASIC（CPLD、FPGA）的出現(xiàn)，使得電子設(shè)計(jì)工程師或科研人員有條件在實(shí)驗(yàn)室內(nèi)快速、方便地開發(fā)專用集成電路，這些專用集成電路往往是一個(gè)復(fù)雜的數(shù)字系統(tǒng)?？梢哉f可編程ASIC給現(xiàn)代電子系統(tǒng)的設(shè)計(jì)帶來了極大的變革。1、 可編程ASIC的三種類型可編程ASIC是由用戶編

6、程來實(shí)現(xiàn)所需功能的專用集成電路，按照結(jié)構(gòu)的復(fù)雜程度不同大致分為簡(jiǎn)單可編程ASIC、復(fù)雜可編程ASIC和現(xiàn)場(chǎng)可編程ASIC三種類型：（1） 簡(jiǎn)單可編程ASIC主要指早期開發(fā)的可編程邏輯器件PLD，他們通常由“與陣列”和“或陣列”組成。（2） 復(fù)雜可編程ASIC主要是指復(fù)雜可編程邏輯器件CPLD（Complex Programable Logic Device）。（3） 現(xiàn)場(chǎng)可編程ASIC主要是指現(xiàn)場(chǎng)可編程門陣列FPGA（Field Programable Gate Array）,它是與傳統(tǒng)PLD不同的一類可編程ASIC。它具有類似于半定制門陣列的通用結(jié)構(gòu)，即由邏輯功能塊排列成陣列組成，并由可編程

7、的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)所需的設(shè)計(jì)。在某種意義上說，F(xiàn)PGA是一種將門陣列的通用結(jié)構(gòu)與PLD的現(xiàn)場(chǎng)可編程特性結(jié)合于一體的新型器件，具有集成度高、通用性好、設(shè)計(jì)靈活、編程方便等多方面優(yōu)點(diǎn)。FPGA最早由美國(guó)Xlinx公司于1985年推出。CPLD、FPGA具有很高的集成度和功能，并且FPGA具有現(xiàn)場(chǎng)可編程的特點(diǎn)。FPGA(現(xiàn)場(chǎng)可編程門陣列)與 CPLD(復(fù)雜可編程邏輯器件)都是可編程邏輯器件，它們是在PAL,GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。同以往的PAL,GAL等相比較，F(xiàn)PGACPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGACPLD實(shí)際上就是一個(gè)子系統(tǒng)

8、部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。2、現(xiàn)場(chǎng)可編程門陣列FPGA的結(jié)構(gòu) FPGA不受“與或”陣列結(jié)構(gòu)上的限制以及含有觸發(fā)器和I/O端數(shù)量上的限制，可以靠?jī)?nèi)部的邏輯單元以及它們的連接構(gòu)成任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級(jí)邏輯功能，并且具有更高的密度和更大的靈活性。目前已成為設(shè)計(jì)數(shù)字電路或系統(tǒng)的首選器件之一。 FPGA中實(shí)現(xiàn)各種組合邏輯功能的原理是，通過對(duì)各存儲(chǔ)單元的編程，來控制門陣列中門的“開”與“關(guān)”，從而實(shí)現(xiàn)不同的邏輯功能。 FPGA主要由可編程邏輯模塊CLB、輸入/輸出模塊IOB、可編程連線資源3部分組成。如下圖所示：IOBIOBIOBIOBIOBIOBCLB

9、CLBIOBIOB 布線區(qū)IOBIOBCLBCLBIOBIOBIOBIOBIOBIOB FPGA的結(jié)構(gòu)示意圖 可編程邏輯模塊CLB是FPGA中實(shí)現(xiàn)各種功能的基本邏輯單元電路，可以實(shí)現(xiàn)絕大多數(shù)邏輯功能，其中包括組合邏輯、時(shí)序邏輯、RAM及各種運(yùn)算功能。CLB以n×n陣列形式分布在FPGA中，同一系列中不同型號(hào)的FPGA，其陣列規(guī)模也不同。CLB主要由邏輯函數(shù)產(chǎn)生器、觸發(fā)器、進(jìn)位邏輯、編程數(shù)據(jù)存儲(chǔ)單元、數(shù)據(jù)選擇器及其它控制電路組成，有13個(gè)輸入端和4個(gè)輸出端。可編程的輸入/輸出模塊IOB是芯片外部引腳數(shù)據(jù)與內(nèi)部數(shù)據(jù)進(jìn)行交換的接口電路，通過編程可將I/O引腳設(shè)置成輸入、輸出和雙向等不同的功

10、能。IOB是FPGA外部封裝引腳和內(nèi)部邏輯間的接口。每個(gè)IOB對(duì)應(yīng)一個(gè)封裝引腳，通過在IOB有關(guān)的編程數(shù)據(jù)存儲(chǔ)單元中寫入不同的數(shù)據(jù)，可將引腳定義為輸入、輸出和雙向功能。可編程連線資源分布在CLB陣列的行、列間隙上，由水平和垂直的兩層金屬線段組成格柵狀結(jié)構(gòu)。IOB分布在芯片的四周，CLB之間的空隙部分是布線區(qū)，分布著可編程連線資源，這些資源包括金屬導(dǎo)線、可編程開關(guān)點(diǎn)和可編程開關(guān)陣列。金屬導(dǎo)線以縱橫交錯(cuò)的格柵狀結(jié)構(gòu)分布在兩個(gè)層面（一層位橫向線段，一層位縱向線段），有關(guān)的交叉點(diǎn)上連接著可編程開關(guān)或可編程開關(guān)矩陣，通過對(duì)可編程開關(guān)和可編程開關(guān)矩陣的編程實(shí)現(xiàn)CLB與CLB之間、CLB與IOB之間、以及全

11、局信號(hào)與CLB和IOB之間的連接。3、可編程ASIC的優(yōu)點(diǎn)可編程ASIC是由用戶通過編程來決定芯片的最終功能，設(shè)計(jì)只需在實(shí)驗(yàn)室就可完成。具有研制周期縮短、設(shè)計(jì)成本降低、設(shè)計(jì)靈活性提高的優(yōu)點(diǎn)?；谶@些特點(diǎn)，可編程邏輯器件發(fā)展到現(xiàn)在，規(guī)模越來越大，功能越來越強(qiáng)，價(jià)格越來越便宜，相配套的電子設(shè)計(jì)自動(dòng)化（EDA）軟件越來越完善，因而深受設(shè)計(jì)人員的喜愛。目前，在電子系統(tǒng)開發(fā)階段的硬件驗(yàn)證過程中，一般都采用可編程邏輯器件，以期望盡快開發(fā)產(chǎn)品，迅速占領(lǐng)市場(chǎng)。四、可編程邏輯器件的開發(fā)設(shè)計(jì)流程1、可編程邏輯器件設(shè)計(jì)流程如圖示：設(shè)計(jì)輸入下載編程時(shí)序仿真設(shè)計(jì)實(shí)現(xiàn)功能仿真 電路原理圖波形圖硬件描述語(yǔ)言器件測(cè)試優(yōu)化、合

12、并映射布局、布線1、設(shè)計(jì)輸入 設(shè)計(jì)輸入就是根據(jù)系統(tǒng)要求對(duì)所設(shè)計(jì)的任務(wù)提出一個(gè)簡(jiǎn)潔而完整的功能描述，并且以開發(fā)軟件要求的某種輸入形式表示。常用設(shè)計(jì)輸入有電路原理圖、硬件描述語(yǔ)言和波形輸入等形式。電路原理圖是圖形化的表達(dá)方式，使用元件符號(hào)和連線來描述設(shè)計(jì)。其特點(diǎn)是比較容易掌握，直觀而方便，所畫的電路原理圖與傳統(tǒng)的器件連接方式完全一樣。硬件描述語(yǔ)言HDL（Hardware Description Language）是采用文本編程的方式描述設(shè)計(jì)，其邏輯描述功能強(qiáng)。與傳統(tǒng)的原理圖輸入設(shè)計(jì)方法相比較，硬件描述語(yǔ)言更適合規(guī)模日益增大的電子系統(tǒng)，它還是進(jìn)行邏輯綜合優(yōu)化的重要工具。硬件描述語(yǔ)言使得設(shè)計(jì)者在比較抽

13、象的層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征，為設(shè)計(jì)輸入提供了更大的靈活性，具有更高的通用性，能有效的縮短設(shè)計(jì)周期，減少生產(chǎn)成本。它的突出優(yōu)點(diǎn)是：語(yǔ)言的公開可用性；設(shè)計(jì)與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。目前最常用的硬件描述語(yǔ)言有VHDL和Verilog-HDL，它們都已經(jīng)成為IEEE標(biāo)準(zhǔn)。VHDL（Very-High-Speed Integrated Circuit Hardware Description Language）即超高速集成電路硬件描述語(yǔ)言，VHDL的語(yǔ)言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言，它的主要優(yōu)點(diǎn)是：（1）與其他的硬件

14、描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，是一種高層次的、與器件無關(guān)的設(shè)計(jì)，即設(shè)計(jì)者沒有必要熟悉器件內(nèi)部的具體結(jié)構(gòu)。（2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。（3）支持從系統(tǒng)級(jí)至門級(jí)電路的多層次描述；支持結(jié)構(gòu)描述；支持行為描述；支持?jǐn)?shù)據(jù)流描述；支持混合描述。（4）可移植性好。對(duì)于綜合和仿真工具采用相同的描述，對(duì)于不同的平臺(tái)也采用相同的描述。（5）加快了上市的時(shí)間，降低了成本。但VHDL目前暫不具備描述模擬電路的能力。可編程邏輯器件的設(shè)計(jì)多采用層次化的設(shè)計(jì)方法，分模塊、分層次的進(jìn)行設(shè)計(jì)描述。2、設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn)是從

15、輸入設(shè)計(jì)文件到生成下在數(shù)據(jù)文件文件的編譯過程。此部分是開發(fā)軟件工具的核心部分。設(shè)計(jì)實(shí)現(xiàn)主要完成4個(gè)相關(guān)任務(wù)：（1）優(yōu)化和合并：優(yōu)化是指邏輯化簡(jiǎn)，合并是將模塊化設(shè)計(jì)產(chǎn)生的多個(gè)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化。（2）映射：是把設(shè)計(jì)分為多個(gè)適合器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式。（3）布局和布線：布局是將已分割的邏輯小塊防盜器件內(nèi)部邏輯資源的具體位置，并使它們易于連線，且連線最少；布線是利用器件的布線資源完成各功能塊之間和反饋信號(hào)的連接。（4）生成編程文件：設(shè)計(jì)實(shí)現(xiàn)的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對(duì)CPLD器件產(chǎn)生熔絲圖文件，即JEDEC文件；對(duì)于FPGA器件則產(chǎn)生位流數(shù)據(jù)文

16、件Bitstream。3、設(shè)計(jì)仿真這部分的最大功能是便于用戶檢查自己的設(shè)計(jì)思想是否得到實(shí)現(xiàn)和設(shè)計(jì)中存在的問題。可以在設(shè)計(jì)過程中對(duì)整個(gè)系統(tǒng)乃至各個(gè)模塊進(jìn)行近似實(shí)際的軟仿真，即在計(jì)算機(jī)上用軟件驗(yàn)證連接和邏輯功能是否正確，各個(gè)部分的時(shí)序配合是否準(zhǔn)確。如果有錯(cuò)可以方便的修改錯(cuò)誤，而不必在硬件上做改動(dòng)。設(shè)計(jì)仿真包括（1）前仿真，即在設(shè)計(jì)輸入后進(jìn)行的功能仿真；（2）后仿真，既設(shè)計(jì)實(shí)現(xiàn)的時(shí)序仿真；（3）器件測(cè)試。4、下載編程 下載編程是將設(shè)計(jì)輸入通過編譯生成的JEDEC文件或位流文件下載到可編程器件中。五、點(diǎn)陣顯示器的設(shè)計(jì)1、 功能說明設(shè)計(jì)一個(gè)可滾動(dòng)顯示十個(gè)字的LED點(diǎn)陣顯示器。該顯示器的基本原理是：由時(shí)鐘

17、信號(hào)CLK送往模16的加計(jì)數(shù)器，產(chǎn)生行掃描到416線的行譯碼器，則015的16個(gè)行選信號(hào)產(chǎn)生LED行選控制到16×16位的LED點(diǎn)陣。當(dāng)模16的加計(jì)數(shù)器產(chǎn)生進(jìn)位信號(hào)C，即015行掃描完成。再通過一個(gè)模10加計(jì)數(shù)器進(jìn)行列掃描，由于顯示器要滾動(dòng)顯示字體，所以模10加計(jì)數(shù)器的進(jìn)位信號(hào)C控制一個(gè)模20減計(jì)數(shù)器。模20減計(jì)數(shù)器將其計(jì)數(shù)結(jié)果和模10加計(jì)數(shù)器的計(jì)數(shù)結(jié)果經(jīng)過一個(gè)加法器相加，通過地址多路器到達(dá)VRAM(顯示RAM)。該VRAM容量為20×16位，存儲(chǔ)有20個(gè)字的地址，此地址作為字庫(kù)（ROM）的高地址與模16計(jì)數(shù)器發(fā)送的低地址作字庫(kù)中存儲(chǔ)字的地址，在字庫(kù)找到所需的字，后經(jīng)過數(shù)據(jù)

18、總線DB送緩沖器。模10加計(jì)數(shù)器產(chǎn)生列掃描信號(hào)到410線的列譯碼器，將產(chǎn)生的10個(gè)字選信號(hào)分別送緩沖器（0）緩沖器（9）。緩沖器接收到數(shù)據(jù)總線的數(shù)據(jù)及列譯碼信號(hào)控制LED點(diǎn)陣。這樣10個(gè)16×16位的LED點(diǎn)陣就可滾動(dòng)顯示10個(gè)字,實(shí)現(xiàn)LED點(diǎn)陣顯示器。2、 顯示器的設(shè)計(jì)電路原理圖模16加計(jì)數(shù)器 416線行 譯碼 行掃描 CLK 4 · · 16行選信號(hào)· C 模 10加 計(jì)數(shù) 器R 410線列 譯碼 列掃描 4 · · 10個(gè)字選信號(hào) · C 模20減計(jì)數(shù)器R 4 來自模16計(jì)數(shù)器的低位地址字庫(kù)ROMVRAM地址多路器加法

19、器 DB 邏輯控制 高位地址 計(jì)算機(jī)串口 顯示器總體原理圖 410線列譯碼列掃描輸出 DB 16 16緩沖器（0）緩沖器（9） 416線 16 1616×16LED點(diǎn)陣16×16LED點(diǎn)陣行譯碼行掃描輸出 ： LED點(diǎn)陣控制原理圖3、 采用的開發(fā)軟件LED點(diǎn)陣顯示器的設(shè)計(jì)采用的是Xilinx公司的開發(fā)軟件Foundation Series，它是Xilinx公司最新集成開發(fā)的EDA工具，支持所有的Xilinx系列芯片。可讓用戶在電腦上輸入VHDL語(yǔ)言、原理圖或方程式，再經(jīng)編輯、編譯、綜合裝配布局、布線，優(yōu)化等步驟完成可編程邏輯器件的設(shè)計(jì)。XilinxFPGA系列器件：XC4000系列FPGA器件XC4000XL/XLA為3.3V器件，I/O兼容5V；XC4000XV為2.5V器件，I/O兼容3.3V和5V。XC4000X系列可滿足密度高達(dá)50萬系統(tǒng)門的需求，器件內(nèi)帶有高速片內(nèi)RAM。4、 計(jì)數(shù)器的設(shè)計(jì)在LED點(diǎn)陣顯示器設(shè)計(jì)中需要三個(gè)計(jì)數(shù)器實(shí)現(xiàn)原理圖，按照HDL設(shè)計(jì)流程用VHDL語(yǔ)言編寫模10的加計(jì)數(shù)器，源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Count