運用后CMOS微機電制程提昇射頻電感品質(zhì)因素

1、運用後CMOS微機電製程提昇射頻電感品質(zhì)因素Quality Factor Enhancement of RF Inductors using Post-CMOS MEMS TechnologyIC 編號：M25-92A-30t指導教授：葉哲良 清華大學電子研究所教授 電話：03-5715131 Ext.2192 E-mail:.tw設計者：曾嵩弼 ,碩士班研究生 電話：03-5715131 Ext.3730 E-mail:.tw一、中文摘要(及關鍵字)現(xiàn)階段大部分以CMOS製程所完成的電感，其品值因素(Q值)都不甚理想。其中

2、一項主要的影響因素便是因基材所造成的能量損耗。本計劃擬以減低基材所造成的能量損耗為目標,如減少Eddy current所造成的損耗，主要有四種方法,(1)以柱狀金屬為底層(2)以np wells pattern及trench isolation的底層(3)以額外製程加工將基材蝕刻去除。AbstractThe quality factor of the on-chip inductor of CMOS process is not very high. One of the main factors is the substrate loss. The purpose of this proje

3、ct is to reduce the loss that induced in the substrate, like reduce eddy current loss. There are four idea proposed, (1) metal poles (2) np wells pattern with trench isolation (3) etching silicon substrate by using post CMOS process.Keyword: Spiral inductor, substrate, MEMS.二、 計劃緣由與目的近來由於個人無線通訊的快速發(fā)展

4、。低耗能、低價位及高可攜性的無線通訊設備需求量大增，所以射頻無線接收機的研製相對舉足輕重。射頻積體電路的組成除了一般的電晶體之外還有許多的被動元件。其中又以電感最常被應用在電路中，如：低雜訊放大器1、壓控震盪器2與功率放大器等。使用電感最主要的原因有二：一是電感因為其雜散電阻值較小，所以不會造成太多的壓降。二是電感理想上不會產(chǎn)生雜訊。射頻積體電路的特性好壞與電感的Q值有密切的關係，通常Q值越高的電感能帶給電路較好的特性。為了達成射頻SoC的理想，我們必須將電感製作在晶片內(nèi)。而CMOS製程因為其具有高整合度及完整的設計的流程，使得越來越多RF電路都以CMOS來實現(xiàn)。三、 研究方法與成果3.1設計

5、原理與方法 此次設計的重點是著重於基材部分的改善,所以電感本體(圖一) 並無做重大改變。只有連結(jié)多層金屬層(metal+via+metal)以增加導線的截面積進而減低電阻值所造成的損耗。而減低基材所造成的能量損耗，這次主要提出四種方法,(1)以柱狀金屬為底層(2)以n & p wells pattern及trench isolation的底層(3)以額外製程加工將基材蝕刻去除.I. 柱狀金屬結(jié)構(gòu)用途之說明：由於CMOS 電感的損耗中，有一部份是肇因於電感的磁場在基材上產(chǎn)生Eddy current。為了避免Eddy current的產(chǎn)生，我們使用柱狀金屬結(jié)構(gòu)，來干擾Eddy current的產(chǎn)生

6、。電感的磁場會先在柱狀金屬結(jié)構(gòu)產(chǎn)生Eddy current，但因其為”柱狀”，因此Eddy current不只能侷限在每根金屬柱裡，且其值會非常小，如此便能降低電感的損耗，以提高Q值。2. n & p wells pattern及trench isolation結(jié)構(gòu)用途之說明:n & p wells pattern和trench isolation的目的也是要使得因產(chǎn)生Eddy current所造成的損耗減低。n & p wells以放射狀的圖形佈在基材上與Eddy current流動路徑成垂直，n-well和p-well中間又夾加trench isolation以達到阻撓Eddy curre

7、nt流動路徑的目的。3. 製程加工將基材蝕刻結(jié)構(gòu)用途之說明:若基材會造成的電感能量損耗，那麼將基材蝕刻去除會是最佳的結(jié)構(gòu)，因為並無介質(zhì)容許Eddy current的產(chǎn)生，所以便不會有能量損耗。3.2架構(gòu)I. 柱狀金屬之架構(gòu):柱狀金屬結(jié)構(gòu)是由Contact，Metal 1，VIA，Metal 2所構(gòu)成。圖二為此次設計的示意圖。2. n & p wells pattern及trench isolation之架構(gòu):n & p wells pattern及trench isolation是由基材上摻雜磷或硼，而trench isolation是在trench中填入二氧化矽。 圖三為此次設計的示意圖。3

8、. 製程加工將基材蝕刻之架構(gòu):以溼蝕刻的方式將參照組電感底下的矽基材去除。3.3模擬在電感的模擬方面我們使用Ansoft公司所發(fā)表的HFSS模擬程式。HFSS是3D結(jié)構(gòu)的高頻模擬，因我們有改變基材結(jié)構(gòu)所以2.5D的模擬軟體便不適用。3.4佈局我們使用的佈局軟體是Cadence，再透過Design Rule檢查佈局。3.5測試將送件回來後之晶片利用HP8510C和GSG高頻探針進行S參數(shù)量測,並分析萃取為有效之電感模型。量測頻率是從0.1GHz到10.1GHz。四、預計規(guī)格與實測結(jié)果我們的預計規(guī)格如表一，而量測結(jié)果如圖四至圖十二。所得之量測資料經(jīng)由de-embedding後，便可計算其Q值(圖十

9、三、十四),再經(jīng)由等效電路模型便可取得其參數(shù)值。五、結(jié)論與討論 從量測結(jié)果我們可以得到以下的結(jié)論:1. 柱狀金屬之結(jié)構(gòu):雖然柱狀金屬可以減少Eddy current，但同時也使得電感下的寄生電容變大，所以並不能有效的改善Q值。2. n & p wells pattern及trench isolation之結(jié)構(gòu):此種結(jié)構(gòu)可以阻擋Eddy current的流動路徑，但因其深度不足，所以其效用有限。3. 製程加工將基材蝕刻將基材移除確實可以有效的改善Q值,但還是會被電感本身的寄生電阻所限制，而且因其無基材部分，所以寄生電容非常小，導致其Q值最高點發(fā)生在較高的頻率,另一個問題是經(jīng)過MEMS製程加工過的

10、晶片，還有封裝上的考量。六、參考文獻1 Min Park, Seonghearn Lee, Cheon Soo Kim, Hyun Kyu Yu, Kee Soo Nam, “The Detailed Analysis of High Q CMOS-Compatible Microwave Spiral Inductors in Silicon Technology”, IEEE Transactions on electron devices, VOL. 45, NO. 9, September 1998, p1953-p19592 J. del Pino1, S. L. Khemchand

11、ani2, A. Hernndez1, J. R. Sendra1, A. Nunez1,”Quality factor model for integrated inductors in CMOS technology”, Microwave Engineering , May 2001,p27-p33aws七、圖表圖一 螺旋狀電感的元件結(jié)構(gòu)metal pole圖二 柱狀金屬結(jié)構(gòu)npnptrench isolation圖三 n p wells及trench isolation結(jié)構(gòu)s21&s12s11&s22圖四 電感編號1量測結(jié)果s11&s22s21&s12圖五 電感編號5量測結(jié)果s11&s

12、22s21&s12圖六 電感編號6量測結(jié)果s11&s22s21&s12圖七 電感編號7量測結(jié)果s21&s12s11&s22圖八 電感編號8量測結(jié)果s21&s12s11&s22圖九 電感編號9量測結(jié)果s21&s12s11&s22圖十 電感編號10量測結(jié)果s21&s12s11&s22圖十一 電感編號11量測結(jié)果s11&s22s21&s12圖十二 MEMS加工電感量測結(jié)果5761圖十三 電感1,5,6,7的Q值98111013圖十四 電感8,9,10,11,13的Q值編號圈數(shù)寬度間距內(nèi)徑其他14.5102100Reference2Open dummy pattern3Short dummy patt

13、ern4Through dummy pattern54.5102100加柱狀金屬64.5102100加柱狀金屬和n p wells74.5104100加n p wells84.5104100加n p wells94.562126額外製程104.5102100加柱狀金屬114.5102100加n p wells124.566124額外製程134.5102100額外製程表一 電感預計規(guī)格表* Chip Features CAD Tools * CKT name : MEMS RF Spiral Inductors (設計名稱)HFSSTechnology : TSMC 0.25um CMOS 1P5M (使用製程) ADSPac