電磁兼容考試重點

1、1、電磁兼容的概念電磁兼容(EMC是指設(shè)備或系統(tǒng)在所處的電磁環(huán)境中能正常工作且不對該環(huán)境中任何其他事物構(gòu)成不能承受的電磁騷擾的能力。2、電磁兼容的三要素1、存在一定的噪聲源2、存在易受干擾的敏感器件3、存在著干擾傳播途徑3、PCB布局遵守的原則1、按照電路的信號流程安排各個功能電路單元的位置,使布局便于信號流通,并使信號盡可能保持一致的方向。2、以每個功能電路的核心元件為中心,圍繞它來進行布局。元器件應均勻、整齊、緊湊地排列在PCB上。盡量減少和縮短各元器件之間的引線和連接。3、在高頻下工作的電路,要考慮元器件之間的分布參數(shù)。一般電路應盡可能使元器件同一方向排列。這樣,不但美觀,而且裝焊容易、

2、易于批量生產(chǎn)。4、盡可能縮短高頻元器件之間的連線,設(shè)法減少它們的分布參數(shù)和互相間的電磁干擾。易受干擾的元器件不能互相挨得太近,輸入和輸出元器件應盡量遠離。5、對于信號線,特別是高頻、接口信號線,一定要防止信號線之間的耦合問題,在PCB 設(shè)計初期就要考慮到它們之間的走線關(guān)系。6、某些元器件貨導線之間可能有較高的電位差,應加大它們之間的距離,以免放電引出意外短路。帶高壓的元器件應盡量布置在調(diào)試時手不易觸及的地方。7、重量超過14g的元器件,應當用支架加以固定,熱敏元件應遠離發(fā)熱元件。8、對于電位器、可調(diào)電感線圈、可變電壓器、微動開關(guān)等可調(diào)元件的布局,應考慮整機的結(jié)構(gòu)要求。弱勢機內(nèi)調(diào)節(jié),應放在印制板

3、上便于調(diào)節(jié)的地方;若是機外調(diào)節(jié),其位置要與調(diào)節(jié)旋鈕在機箱面板上的位置相適應。4、PCB分層是要考慮哪些因素1、信號層,特別是高速信號層一定要緊靠平面層,最好是緊靠地平面層。2、阻抗要求不嚴格的信號線可走微帶線,重要信號線一定要走帶狀線,并且對于時鐘、復位、敏感信號線。最好用兩個地平面包圍起來。3、主電源平面(板上功率最大的那種電源一定要緊靠地平面,并且在地平面之下。5、PCB布線遵守的原則1、輸入輸出墻用的導線應盡量避免相鄰長距離的平行(差分線除外,如果受密度要求的限制,則一定按3W要求做。2、印制傳輸線拐彎處一般走圓弧形或135度角,而直角或小角度的夾角在高頻電路中會影響電氣性能。3、布線時

4、盡量避免使用大面積銅箔,如果有些器件下面必須鋪銅箔,則最好用柵格狀,并且要用許多過孔連到地平面上。4、印刷板傳輸線的最小寬度主要由導線與絕緣基板間的粘附強度以及流過它們的電流值決定,但要考慮阻抗控制和生產(chǎn)加工能力。5、高密度器件、小間距期間的布線,必須采用寬度和空間極小的布線方式,最好通過球下面的孔將信號線從下面引出,才能保證較高的成品率。6、電容選擇的要點ESR(等效電阻、ESL(等效電感、絕緣電阻、電介質(zhì)吸收、額定電壓和浪涌電壓能力、工作頻率等參數(shù)。7、儲能電容安裝的位置要注意哪些1、PCB板的電源端2、子卡、外圍設(shè)備和子電路I/O接口和電源終端連線處3、功率損耗電路和元器件的附近4、輸入

5、電壓連接器的最遠位置5、遠離直流電壓輸入連接器的高密元件位置6、時鐘產(chǎn)生電路和脈動敏感器件附近8、消除反射的端接方案:(1降低系統(tǒng)頻率以便在另一個信號加到傳輸線上之前傳輸線的反射達到穩(wěn)態(tài);(2縮短PCB走線以便反射在短時間達到穩(wěn)態(tài);(3阻抗匹配消除反射。9、源端阻抗匹配源匹配端端接提供一種電路結(jié)構(gòu),使驅(qū)動器的輸出阻抗和電阻走線的阻抗匹配,反射系數(shù)為0.這種端接要求緩沖器阻抗與串聯(lián)阻抗的和等于線的特征阻抗。10、終端匹配幾種匹配方法的優(yōu)缺點是什么1、串聯(lián)匹配優(yōu)點:串聯(lián)電阻端匹配可提供較慢的上升時間,并且存在更小的剩余反射及產(chǎn)生更小的EMI,這種端接方式有利于減少地電位波動,降低過沖,從而可增強信

6、號傳輸質(zhì)量。缺點:當TTL、CMOS器件出現(xiàn)在相同的網(wǎng)絡(luò)上時,串聯(lián)端接匹配不是最佳的選擇。當驅(qū)動分布負載時,通常不能使用串聯(lián)終端這是因為,在走線路徑的中間,電壓僅是電源電壓的一半,在走線中間的器件直到時鐘周期之后很久才能得到合適的電壓值。2、并聯(lián)匹配優(yōu)點:并聯(lián)電阻端匹配可用于分布負載,并且能夠全吸收傳輸波以消除反射。當分布負載用于走線路徑的終端時,并聯(lián)端接匹配對總線非常合適。缺點:并聯(lián)電阻端接匹配最大的缺點就是額外增加電路的功耗,并且會降低噪聲容限。因此,并聯(lián)電阻端接法在系統(tǒng)設(shè)備中使用廣泛,而在可移動設(shè)備中則很少使用。3、戴維南匹配優(yōu)點:使用這種端接方法可完全吸收發(fā)送的波而消除反射,并且尤其適

7、用于總線使用。缺點:使用這種端接方法的不足之處是會增加系統(tǒng)的功率消耗,降低噪聲的容限。4、RC網(wǎng)絡(luò)優(yōu)點:RC端接匹配方法可在發(fā)布負載及總線布線中使用,以為它全吸收發(fā)送波,可以消除反射,并且具有很低的直流功率損耗。缺點:RC網(wǎng)絡(luò)端接的不足是它將非常高速的信號速率降低,另外,RC電路的時間常數(shù)會導致電路中存在反射。所以,對于高頻、快速上升沿的信號應多加考慮。5、二極管匹配優(yōu)點:可限制走線過程的過沖。缺點:對高速信號的頻率響應11、串擾的產(chǎn)生和對電路的影響有哪些串擾的產(chǎn)生:即能量從一條線耦合到另一條線上。當導線中通過交變電流時就會產(chǎn)生磁場,當不同導線產(chǎn)生的電磁場發(fā)生互相作用是就會產(chǎn)生串擾。串擾對電路

8、的影響:當一個數(shù)字脈沖信號沿著信號線傳輸時、上升沿與下降沿就會在鄰近線上產(chǎn)生連續(xù)的噪聲。遠端噪聲與驅(qū)動線路上的信號邊沿同時向遠端傳輸而近端噪聲則在信號邊沿產(chǎn)生并向近端傳輸。12、在設(shè)計過程中如何減少串擾1、不限條件允許的情況下,盡量拉大傳輸線間的距離;或者應該盡可能地減少相鄰傳輸線間的平行距離,最好不好在不同層間走線。2、在獲得相同目標特征阻抗的情況下,應該使布線層與參考平面間的介質(zhì)層可能薄,這樣就加大了傳輸線與參考平面間的耦合度,減少相鄰傳輸線的耦合。3、對系統(tǒng)中關(guān)鍵傳輸線,可以改用差分線傳輸,以減少其他傳輸線對它的串擾;也可以將關(guān)鍵信號線夾在兩個地平面層內(nèi)。4、相鄰兩層的信號層走線方向應該

9、垂直,盡量不要平行走線以減少層間的串擾。5、在保證信號時序的情況下,盡可能選擇轉(zhuǎn)換速度低的元器件,這樣電場與磁場的變化速率慢一點,從而可減低串擾。6、盡量少在表層走線,因為表層線的電場耦合比中間層的要強。13、PCB走線3W原則是什么二平行走線間距離間隔必須不少于單一走線寬度的3倍14、時鐘信號出問題會導致哪些問題影響時序;使時鐘偏移;振鈴;非線性邊沿;上沖/下沖;時鐘源的電源濾波;時鐘驅(qū)動電路會產(chǎn)生EMI問題。15、時鐘系統(tǒng)的設(shè)計布局需要注意哪些時鐘晶體和相關(guān)電路應布置在PCB的中央位置并且要有良好的地層,而不是靠近I/O 接口處,如果時鐘信號需要通過帶狀電纜聯(lián)到子卡或其他外部設(shè)備,需要在內(nèi)

10、部接口部位進行端接處理,這是推薦為點對點業(yè)務(wù)所必須進行的,另外時鐘端接對抑制射頻發(fā)射很有效果,對提供時鐘源的晶體要求只能安裝在主PCB上,不能將時鐘做成子卡,使用插座進行時鐘信號的傳輸。16、單板電源集中式與分布式供電的優(yōu)缺點集中式:優(yōu)點:價格便宜缺點:1、可靠性差,一旦電壓變換器出現(xiàn)故障,整個系統(tǒng)就會癱瘓。2、適應性差,系統(tǒng)重構(gòu)周期長,成本高。3、系統(tǒng)的效率低,由于集中供電,整個系統(tǒng)的供電電流造成直流傳送線上的壓降很大,對低壓輸出尤其嚴重。分布式:優(yōu)點:1、可靠性高,由于各部分電源比較獨立,采用冗余設(shè)計和備用電池比較容易,局部功率小,散熱條件好2、適應性強,系統(tǒng)重構(gòu)成本低。由于各部分功能獨立

11、,同一封裝的模塊可以有很多個功率的等級,系統(tǒng)設(shè)計更改不用更改電源設(shè)計。3、系統(tǒng)效率高,電壓穩(wěn)定性好。減少了低壓大電流傳輸,線路損耗低。負載于電源距離近,減少了線路阻抗和干擾對供電系統(tǒng)的影響,輸出電壓穩(wěn)定性好。4、電磁兼容、安全性可以方便實現(xiàn),并可易于設(shè)計分時啟動等。5、全壽命周期費用低。雖然材料成本高,電源初期的費用高,但從全壽命周期費用來看,分布式供電還是要便宜。這主要因為分布式供電每一級模塊都是一個完整的變換模塊,相比于集中式供電系統(tǒng),維護,擴容費用較低。缺點:電源初期的費用高。17、電源設(shè)計時一般會有哪些保護1、過流保護2、欠壓警告3、緩啟動(1、延時加點2、遙控各模塊的開啟時間4、過壓

12、保護18、接地有哪三大類1、出于設(shè)備工作需要接地;包括系統(tǒng)地、工作地、模擬地、數(shù)字地、功率地、系統(tǒng)基準地。2、出于設(shè)備安全的需要;包括安全地、保護地、設(shè)備防雷地、交流保護地、機殼地。3、出于電磁兼容的需要;包括屏蔽接地、濾波接地、噪聲和干擾抑制、靜電接地。19、接地的方法有幾種(4種1、浮地接地:設(shè)備內(nèi)部工作地與外部工作地隔離絕緣,系統(tǒng)的任何地線不通過任何形式最終接到大地上。2、單點接地:系統(tǒng)或設(shè)備上僅有一點接地,有時也稱為呈現(xiàn)形接地。3、多點接地:在高頻電路中必須使用多點接地,并且要求每根接地線的長度小于信號波長的1/20,各線路貨部件分別采用最短的接地線并且多出進行接地。4、混合接地20、

13、PCB接地設(shè)計原則有哪些1、需要設(shè)置多少種地2、各種地在哪里分開貨合一3、各種地通過什么器件連接21、多層電路板的設(shè)計準則(每層分別是什么層4層:信號、地層、電源、信號6層:信號、地層、信號、信號、電源、信號8層:信號、信號、地層、信號、信號、電源、信號、信號10層:信號、地層、信號、信號、地層、電源、信號、信號、地層、信號22、什么是20H原則因磁場效應導致射頻電流存在于電源和地平面的邊緣處,一般被人們稱之為邊緣效應,特別是在高頻系統(tǒng)上此種現(xiàn)象非常明顯,當使用高速系統(tǒng)或高速時鐘時,電源平面可能向空間和附近的電路耦合射頻電流,為了減少這種耦合效應,要求所有的電源平面物理上比其相鄰的地平面小20

14、H。23、靜電放電對元器件有哪些危害1、直接故障1、PCB上集成電路經(jīng)受靜電放電時,放電賄賂的電阻通常都很小,無法限制放電電流。2、靜電放電還會引起IC器件的閂(shuan鎖,特別是CMOS器件的閂鎖。不用背閂鎖效應是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的n-p-n-p結(jié)構(gòu)產(chǎn)生的,當其中一個三極管正偏時,就會構(gòu)成正反饋形成閂鎖3、導致芯片驅(qū)動電源產(chǎn)生反向驅(qū)動。2、潛在故障對某些集成電路,雖然PN結(jié)收到靜電放電的損傷,但電路參數(shù)的退化并不明顯,只給電路留下了隱患,使該電路在以后的加電工作中,參數(shù)退化逐漸加重。24、在設(shè)計連接器在選擇設(shè)計時為避免電磁干擾時應遵守哪4個原則(1在信號連接器中使用更多的接地端,使每一根信號線都和接地端相鄰,以降低連