第3章習(xí)題答案

1、習(xí)題3 1. Cache主存存儲系統(tǒng)和主存輔存存儲系統(tǒng)有何不同？ 2. SRAM和DRAM的主要差別是什么？ 3. 假設(shè)某存儲器具有32位地址線和32位數(shù)據(jù)線，請問： （1）該存儲器能存儲多少個字節(jié)的信息？ （2）如果存儲器由1M×8位SRAM芯片組成，需要多少片？ 4. 某32位計算機(jī)系統(tǒng)采用半導(dǎo)體存儲器，其地址碼是32位，若使用4M×8位的DRAM芯片組成64MB主存，并采用內(nèi)存條的形式，問： （1）若每個內(nèi)存條為4M×32位，共需要多少內(nèi)存條？ （2）每個內(nèi)存條內(nèi)共有多少片DRAM芯片？ （3）主存需要多少DRAM芯片？ 5. 一個512K×16的

2、存儲器，由64K×1的2164 DRAM芯片構(gòu)成（芯片內(nèi)是4個128×128結(jié)構(gòu)），問： （1）共需要多少個DRAM芯片？ （2）若采用分散式刷新方式，單元刷新間隔不超過2ms，則刷新信號的周期是多少？ （3）若采用集中式刷新方式，讀寫周期為0.1s，存儲器刷新一遍最少用多少時間？ 6. 某主存系統(tǒng)中，其地址空間0000H1FFFH為ROM區(qū)域，ROM芯片為8K×8位，從地址6000H開始，用8K×4位的SRAM芯片組成一個16K×8位的RAM區(qū)域，假設(shè)RAM芯片有和信號控制端。CPU地址總線為A15A0，數(shù)據(jù)總線為D7D0，讀/寫控制信號為R

3、/，訪存允許信號為，要求： （1）寫出地址譯碼方案； （2）畫出主存與CPU的連接圖。 7. 設(shè)主存儲器容量為64M字，字長為64位，模塊數(shù)m=8，分別用順序方式和交叉方式進(jìn)行組織。主存儲器的存儲周期T=100ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。若按地址順序連續(xù)讀取16個字，問順序存儲器和交叉存儲器的帶寬各是多少？ 8. 設(shè)某計算機(jī)訪問一次主存儲器的時間如下：傳送地址需1個時鐘周期，讀/寫需4個時鐘周期，數(shù)據(jù)傳送1個時鐘周期，采用下述主存結(jié)構(gòu)按地址順序連續(xù)讀取16個字的數(shù)據(jù)塊，各需多少時鐘周期？ （1）單字寬主存，一次只能讀/寫1個字。 （2）4模塊交叉存儲器，每個存儲器模塊為

4、單字寬。 9. CPU執(zhí)行一段程序時，Cache完成存取的次數(shù)為2400次，主存完成存取的次數(shù)為100次，已知Cache的存儲周期為50ns，主存的存儲周期為250ns，求Cache-主存系統(tǒng)的平均訪問時間和效率。 10. 一臺計算機(jī)的主存容量為1M字，Cache容量為8K字，每塊的大小為128個字，請設(shè)計在下列條件下的主存地址格式和Cache地址格式： （1）主存和Cache之間采用直接映像。 （2）主存和Cache之間采用組相聯(lián)映像，假設(shè)每組為4塊。 11. 在以下有關(guān)虛擬存儲器的描述中，哪些是不正確的？ （1）所有的頁表都存放在主存中。 （2）頁表大時，可將頁表放在輔存中，而將當(dāng)前用到的

5、頁表調(diào)到主存中。 （3）頁表中的快表（TLB）采用全相聯(lián)查找。 （4）頁表中的快表存放在主存中。 （5）采用快表的依據(jù)是程序訪問的局部性。 12. 一個虛擬存儲器有8個頁面，頁面大小為1024字，主存有4個頁面，內(nèi)頁表內(nèi)容如表3.5所示。 那么，虛擬地址4098對應(yīng)的主存地址是什么？ 13. 某程序?qū)撁嬉笤L問的序列為P3P4P2P6P4P3P7P4P3P6P3P4P8P4P6。 （1）設(shè)主存容量為3個頁面時，求FIFO和LRU替換算法的命中率（假設(shè)開始時主存為空）。 （2）當(dāng)主存容量為4個頁面時，上述兩種替換算法各自的命中率又是多少？參考答案習(xí)題3 1. 略 2. DRAM需要刷新，SRA

6、M則不需要。 3. （1）16GB；（2）214片。 4. （1）4條；（2）4片；（3）16片。 5. （1）128片； （2）刷新信號的周期應(yīng)小于或等于15.6s； （3）存儲器刷新一遍最少要用12.8s。 6. （1）地址譯碼方案如下： 將地址的高3位A15、A14、A13經(jīng)3：8譯碼器74LS138譯碼后實(shí)現(xiàn)片選，具體連接如下： 將作為8K×8位ROM的； 將、分別作為2組8K×8位RAM的； 將3：8譯碼器74LS138的一個使能端與CPU發(fā)出的訪存允許信號相連，其它兩個使能端、置均為無效信號。 （2）主存與CPU的連接圖如附圖3.1所示。附圖3.1 主存與CPU的連接圖 7. （1）640Mb/s；（2）1205Mb/s。 8. （1）96個時鐘周期；（2）27個時鐘周期。 9. h=0.96；ta=58ns；e0.862。 10. （1）主存地址格式為： Cache地址格式為： （2）主存地址格式為： Cache地址格式為： 11. （1）和（4）。 12. 2050 13