DAC0832接口電路及程序設計

1、附件1：學 號： 0121109320507課 程 設 計題 目DAC0832接口電路及程序設計學 院信息工程學院專 業(yè)通信工程班 級信息sy1101 姓 名蘆啟超指導教師陳適2014年 6月18日課程設計任務書學生姓名： 蘆啟超 專業(yè)班級： 信息sy1101 指導教師： 陳適 工作單位： 信息工程學院 題 目： DAC0832接口電路及程序設計 初始條件：（1） Quartus II、ISE 等軟件；（2）課程設計輔導書：Xilinx FPGA 設計與實踐教程（3）先修課程：數(shù)字電子技術(shù)、模擬電子技術(shù)、通信原理主要任務:（1）掌握DAC0832接口電路及程序設計的基本原理； （2）掌握仿真軟

2、件Quartus II的使用方法； （3）完成對DAC0832接口電路設計，并對仿真結(jié)果進行分析。時間安排:（1）2014 年6月11日-2014 年6月18日理論設計、仿真設計 地點：鑒主13 樓通信工程綜合實驗室、鑒主15 樓通信工程實驗室。（2）2014 年6 月18 日進行理論答辯。指導教師簽名： 年 月 日 系主任（或責任教師）簽名： 年 月 日 目 錄摘 要IAbstractII1 基本原理11.1 系統(tǒng)背景11.2 FPGA最小系統(tǒng)簡介11.3 DAC0832簡介21.4 DAC0832 接口電路設計21.5 DAC0832 接口電路程序設計31.5.1 DAC0832 時序31

3、.5.2 DAC0832接口電路輸出控制程序42 仿真結(jié)果與分析72.1 關(guān)于 Quartus II 軟件72.1.1 Quartus II 的優(yōu)點72.1.2 Quartus II 對器件的支持72.1.3 Quartus II 對第三方 EDA 工具的支持82.2 輸出仿真結(jié)果83 結(jié)論10總結(jié)與體會11參考文獻12摘 要本次課程設計是使用Quartus ii 進行仿真，基于VHDL硬件描述語言，完成了DAC0832接口電路及程序的設計。DAC0832是采用CMOS/Si-Cr工藝實現(xiàn)的8位D/A轉(zhuǎn)換器。該芯片包含8位輸入寄存器、8位DAC寄存器、8位D/A轉(zhuǎn)換器，可以實現(xiàn)D/A轉(zhuǎn)換。本次

4、課程設計主要研究的是VHDL語言，嘗試DAC0832接口電路的設計與仿真，學會Quartus ii 的基本使用，加強對FPGA的理解。關(guān)鍵詞：DAC0832；VHDL；Quartus iiAbstractThe curriculum design use Quartus ii to simulate, which is based on the VHDL hardware description language and complete the design of DAC0832 interface circuit and program. DAC0832 is a 8 bit D/A co

5、nverter with CMOS/Si-Cr technology. The chip contains 8 bit input register, a 8 bit DAC register, a 8 bit D/A converter, can realize D/A conversion.Study design this course is the VHDL language, try to design and Simulation of the DAC0832 interface circuit, learn how to use Quartus ii basicly, stren

6、gthen the understanding of FPGA.Key Words：DAC0832；VHDL；Quartus ii1 基本原理1.1 系統(tǒng)背景現(xiàn)場可編程邏輯門陣列FPGA，與PAL、GAL器件相比，他的優(yōu)點是可以實時地對外加或內(nèi)置得RAM或PROM編程，實施地改變迄今功能，實現(xiàn)現(xiàn)場可編程(基于EPROM型)或在線重配置（基于RAM型）。是科學試驗、演技研制、小批量產(chǎn)品生產(chǎn)的最佳選擇其間。自上世紀70年代單片機問世以來，它以其體積小、控制功能齊全、價格低廉等特點贏得了廣泛的好評與應用。由單片機構(gòu)成的應用系統(tǒng)有有體積小、功耗低控制功能強的特點，它用利于產(chǎn)品的小型化、多功能化和智能化

7、，還有助與提高儀表的精度和準確度，簡化結(jié)構(gòu)、減小體積與重量，便于攜帶與使用，降低成本，增強抗干擾能力，便于增加顯示、報警和診斷功能。因而許多現(xiàn)代儀器儀表都用到了FPGADAC0832是8分辨率的D/A轉(zhuǎn)換集成芯片。與微處理器完全兼容。這個D/A芯片以其價格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點，在單片機應用系統(tǒng)中得到廣泛的應用。1.2 FPGA最小系統(tǒng)簡介圖1.1 FPGA最小系統(tǒng)FPGA最小系統(tǒng)是可以使FPGA正常工作的最簡單的系統(tǒng)。它的外 圍電路盡量最少，只包括FPGA必要的控制電路。一般所說的FPGA的最小系統(tǒng)主要包括：FPGA芯片、下載電路、外部時鐘、復位電路和電源。如果需要使用NIOS

8、II軟嵌入式處理器還要包括：SDRAM和Flash。一般以上這些組件是FPGA最小系統(tǒng)的組成部分 。如圖1.1所示。8位輸入寄存器8位D/A寄存器8位D/A轉(zhuǎn)換器&&&D7D0ILECSWR1WR2XFERVREFIOUT2IOUT1RfbAGNDVCCDGNDLE1LE11.3 DAC0832簡介圖1.2 DAC0832內(nèi)部結(jié)構(gòu)圖DAC0832是采樣頻率為八位的D/A轉(zhuǎn)換芯片，集成電路內(nèi)有兩級輸入寄存器，使DAC0832芯片具備雙緩沖、單緩沖和直通三種輸入方式，以便適于各種電路的需要(如要求多路D/A異步輸入、同步轉(zhuǎn)換等)。所以這個芯片的應用很廣泛,關(guān)于DAC0832

9、應用的一些重要資料見下圖： D/A轉(zhuǎn)換結(jié)果采用電流形式輸出。若需要相應的模擬電壓信號，可通過一個高輸入阻抗的線性運算放大器實現(xiàn)。運放的反饋電阻可通過RFB端引用片內(nèi)固有電阻，也可外接。DAC0832邏輯輸入滿足TTL電平，可直接與TTL電路或微機電路連接。其內(nèi)部結(jié)構(gòu)如圖1.2所示。1.4 DAC0832 接口電路設計DAC0832中有兩級鎖存器，第一級即輸入寄存器，第二級即DAC寄存器，可以工作在雙緩沖方式下。 其接口電路如圖1.3所示：圖1.3 FPGA與DAC0832接口電路原理圖 FPGA_IO18向DAC0832的數(shù)據(jù)輸入口（DI0DI7）輸送數(shù)據(jù)。FPGA_IO9提供DAC0832數(shù)

10、據(jù)鎖存允許控制信號ILE，高電平有效。FPGA_IO10提供DAC0832控制信號（CS：片選信號；Xfer：數(shù)據(jù)傳輸控制信號；WR1、WR2：DAC寄存器寫選通信號），低電平有效。Iout1、Iout2、Rfb與運算放大器LM324完成電流/電壓的轉(zhuǎn)換（DAC0832屬電流輸出型）。1.5 DAC0832 接口電路程序設計1.5.1 DAC0832 時序根據(jù)DAC0832 輸出控制時序，利用接口電路圖，通過改變輸出數(shù)據(jù)設計一個鋸齒波發(fā)生器。DAC0832是8位的D/A轉(zhuǎn)換器，轉(zhuǎn)換周期為1s。鋸齒波形數(shù)據(jù)可以由256個點構(gòu)成，每個點的數(shù)據(jù)長度為8位。又因為FPGA的系統(tǒng)時鐘為50MHz，必須對

11、其進行分頻處理,這里進行64分頻，得到的鋸齒波的頻率為762.9Hz。圖1.4為DAC0832 輸出控制時序圖。圖1.4 DAC0832 輸出控制時序圖1.5.2 DAC0832接口電路輸出控制程序DAC0832 接口電路程序如下：-文件名：DAC0832.VHD-功能：產(chǎn)生頻率為762.9Hz的鋸齒波。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity DAC0832 is port(clk:in std_logic; -系統(tǒng)時

12、鐘 rst:in std_logic; -復位信號 ile:out std_logic; -數(shù)據(jù)鎖存允許信號 cont:out std_logic; -控制信號（WR1、WR2、CS、Xfer） data_out:out std_logic_vector(7 downto 0); -波形數(shù)據(jù)輸出end DAC0832; architecture behav of DAC0832 is signal q:integer range 0 to 63; -計數(shù)器signal data:std_logic_vector(7 downto 0); -波形數(shù)據(jù)Beginprocess(clk)begini

13、f rst='1' then q<=0; -復位，對計數(shù)器q清零elsif clk'event and clk='1' then if q=63 then q<=0; -此IF語句對系統(tǒng)時鐘進行64分頻 if data="11111111" then data<="00000000" -此IF語句產(chǎn)生鋸齒波波形數(shù)據(jù) else data<=data+1; end if; else q<=q+1; end if;end if;end process;ile<='1'c

14、ont<='0'data_out<=data; -ile、cont賦值；波形數(shù)據(jù)輸出；end behav;2 仿真結(jié)果與分析2.1 關(guān)于 Quartus II 軟件 Max+plus II 作為 Altera 的上一代 PLD 設計軟件，由于其出色的易用性而得到了廣泛的應用。目前 Altera 已經(jīng)停止了對 Max+plus II 的更新支持。Quartus II 是 Altera公司繼 Max+plus II 之后開發(fā)的一種針對其公司生產(chǎn)的系列 CPLD/PGFA 器件的綜合性開發(fā)軟件，它的版本不斷升級，從 4.0 版到 10.0 版，這里介紹的是 Quartus

15、 II 8.0 版，該軟件有如下幾個顯著的特點： 2.1.1 Quartus II 的優(yōu)點 該軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設計環(huán)境，是先進的 EDA 工具軟件。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設計庫、模塊化工具等特點，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。 Quartus II 可以在 XP、Linux 以及 Unix 上使用，除了可以使用

16、Tcl 腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。 2.1.2 Quartus II 對器件的支持 Quartus II 支持 Altera 公司的 MAX 3000A 系列、MAX 7000 系列、MAX 9000 系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項器件。支持 MAX II CPLD 系列、Cyclone 系列、Cyclone II、Stratix II 系列、Stratix GX 系列等。支持 IP 核，包

17、含了 LPM/MegaFunction 宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。此外，Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 2.1.3 Quartus II 對第三方 EDA 工具的支持 對第三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三放EDA 工具。 Altera 的 Quartus II 可編程

18、邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Internet 的協(xié)作設計。Quartus 平臺與 Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。改進了軟件的 LogicLock 模塊設計功能，增添 了 FastFit 編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調(diào)試能力。 用戶首先對所做項目進行設計，明確設計目的，設計要求。然后利用原理圖輸入方式或程序輸入方式進行設計輸入。輸入完成后進行編譯，若編譯過程中發(fā)現(xiàn)錯誤，則應檢查設計輸入以修改錯誤

19、，直至沒有錯誤產(chǎn)生。編譯完成后進行仿真，檢查是否達到設計要求，若未到達要求，需重新檢查設計輸入及編譯過程，不斷迭代，收斂直至滿足設計要求。最后將設計配置到目標器件中進行硬件驗證與測試。為設計者提供了完善的設計環(huán)境，適于模塊的層次化設計方法。 2.2 輸出仿真結(jié)果輸出波形如圖2.1所示：圖2.1 輸出波形圖數(shù)據(jù)流分析結(jié)果如圖2.2所示：由仿真結(jié)果我們可以看出，復位后計數(shù)器q在每個時鐘周期計數(shù)一次，基本基本達到設計要求。由此可見，我們的仿真是正確的。3 結(jié)論FPGA與DAC的結(jié)合使得D/A轉(zhuǎn)換的效率大大提高，還可以運用到多個方面。本文基于FPGA實現(xiàn)DAC0832的接口電路，更加深入的了解了兩種芯片的功能。在實際運用中，可以將DAC部分集成到一塊芯片上，這樣即提高了 FPGA 內(nèi)部結(jié)構(gòu)的利用率，又可以降低系統(tǒng)的成本。而且，通過本次課程設計，我了解的FPGA與DAC0832接口電路的功能，認識到可以將其推廣到更多的地方，比如基于FPGA和DAC0832的數(shù)字濾波器和程控放大器等等。這說明了本電路的基礎(chǔ)性和廣泛的運用性。通過這次設計讓我受益匪淺?？?/p>