EDA復(fù)習(xí)題終2

1、電子設(shè)計自動化復(fù)習(xí)題一選擇題1 大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是_C_。A. CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；B. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；C. 早期的CPLD是從GAL的結(jié)構(gòu)擴展而來；D. 在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬CPLD結(jié)構(gòu)；2 綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_C_是錯誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 綜合可理解為，將

2、軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的；C. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；D. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。3 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于硬IP的正確描述為_B_。A. 提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路；B. 提供設(shè)計的最總產(chǎn)品-掩膜；C. 以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；D. 都不是。4 下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計，那一種說法是不正確的_B_。

3、A. 原理圖輸入設(shè)計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；B. 原理圖輸入設(shè)計方法無法對電路進行功能描述；C. 原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法；D. 原理圖輸入設(shè)計方法也可進行層次化設(shè)計。5 嵌套使用IF語句，其綜合結(jié)果可實現(xiàn)_A_。A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。6 電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗-即面積優(yōu)化，以及提高運行速度-即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：_A_。A. 資源共享B. 流水線設(shè)計C. 寄存器配平D. 關(guān)鍵路徑法7 大規(guī)?？删幊唐骷饕蠪PGA、C

4、PLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C_。A. FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；B. FPGA是全稱為復(fù)雜可編程邏輯器件；C. 基于SRAM的FPGA器件，在每次上電后必須進行一次配置；D. 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。8 VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_D_。A. 器件外部特性；B. 器件的綜合約束；C. 器件外部特性與內(nèi)部功能；D. 器件的內(nèi)部功能。9 不完整的IF語句，其綜合結(jié)果可實現(xiàn)_A_。A. 時序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制

5、電路10 子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_B_。流水線設(shè)計資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法A. B. C. D. 11 下列標識符中，_B_是不合法的標識符。A. State0B. 9moonC. Not_Ack_0D. signall12 關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個：_A_。A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E113 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于硬I

6、P的正確描述為_D_。A. 提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路；B. 提供設(shè)計的最總產(chǎn)品-模型庫；C. 以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；D. 都不是。14 在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是_C_。A. PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。B. 敏感信號參數(shù)表中，不一定要列出進程中使用的所有輸入信號；C. 進程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成；D. 當(dāng)前進程中聲明的變量不可用于其他進程。15 VHDL語言是一種結(jié)構(gòu)化設(shè)計

7、語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_B_。A. 器件外部特性；B. 器件的內(nèi)部功能；C. 器件的綜合約束；D. 器件外部特性與內(nèi)部功能。16 下列標識符中，_B_是不合法的標識符。A. State0B. 9moonC. Not_Ack_0D. signall17 下列那個流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計流程：BA. 原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測試B. 原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測試C. 原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測試；D. 原理圖/HDL文本輸入功能仿真適配編程下載綜合硬

8、件測試18. 請指出Altera Cyclone系列中的EP1C6Q240C8這個器件是屬于_A_A. FPGA B. CPLD C. CPU D.GAL19. CPLD的可編程是主要基于什么結(jié)構(gòu)：。DA .查找表（LUT）；B. ROM可編程；C. PAL可編程；D. 與或陣列可編程；20. 流水線設(shè)計是一種優(yōu)化方式，下列哪一項對資源共享描述正確_ C。A. 面積優(yōu)化方法，不會有速度優(yōu)化效果B. 速度優(yōu)化方法，不會有面積優(yōu)化效果C. 面積優(yōu)化方法，可能會有速度優(yōu)化效果D. 速度優(yōu)化方法，可能會有面積優(yōu)化效果21. 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是_D_。A. if clk

9、event and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.ifclkstable and not clk = 1 then22. 子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列那種方法是速度優(yōu)化_A_。A. 流水線設(shè)計B. 資源共享C. 邏輯優(yōu)化D. 串行化23. PLD的可編程主要基于請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 _A_CPLD 基于 _B_A. LUT結(jié)構(gòu)或者 B. 乘積項結(jié)構(gòu)：24. 下列優(yōu)化方法

10、中那兩種是速度優(yōu)化方法：_B_、_D_A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化25. FPGA的可編程是主要基于什么結(jié)構(gòu)：_A_A.查找表（LUT）B. ROM可編程C. PAL可編程D. 與或陣列可編程26. 串行化設(shè)計是一種優(yōu)化方式，下列哪一項對串行化設(shè)計描述正確：_C_A. 面積優(yōu)化方法，同時有速度優(yōu)化效果B. 速度優(yōu)化方法，不會有面積優(yōu)化效果C. 面積優(yōu)化方法，不會有速度優(yōu)化效果D. 速度優(yōu)化方法，可能會有面積優(yōu)化效果27. 關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個：_C_A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#

11、E#E128. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是：_D_A. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件B. CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱C. 早期的CPLD是從FPGA的結(jié)構(gòu)擴展而來D. 在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)29. 基于VHDL設(shè)計的仿真包括有門級時序仿真、行為仿真、功能仿真和前端功能仿真這四種，按照自頂向下的設(shè)計流程，其先后順序應(yīng)該是：_D_AB.CD30.IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于固IP的正確描述為：_

12、D_A提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路B提供設(shè)計的最總產(chǎn)品模型庫C以可執(zhí)行文件的形式提交用戶，完成了綜合的功能塊D都不是31.在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是：_D_APROCESS為一無限循環(huán)語句B敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動C當(dāng)前進程中聲明的變量不可用于其他進程32進程由說明語句部分、并行語句部分和敏感信號參數(shù)表三部分組成，對于信號和變量的說法，哪一個是不正確的：_A_A信號用于作為進程中局部數(shù)據(jù)存儲單元B變量的賦值是立即完成的C信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適

13、用D變量和信號的賦值符號不一樣33. VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫：_D_AIEEE庫BVITAL庫CSTD庫DWORK工作庫34.下列4個VHDL標識符中正確的是：_D_A10#128#B16#E#E1C74HC124DX_16二、EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義：1. HDL硬件描述語言2. CPLD復(fù)雜可編程邏輯器件3. LUT顯示查找表4. ASIC專用集成電路5. SOC單芯片系統(tǒng)6. VHDL 超高速集成電路硬件描述語言7. FPGA 現(xiàn)場可編程門陣列8. RTL寄存器傳輸級9. SOPC 單芯片可編程系統(tǒng)10. EAB嵌

14、入式陣列塊11. JTAG聯(lián)合測試工作組12. GAL通用陣列邏輯13. IP知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊14. LPM參數(shù)化模塊庫15. UART通用異步守法傳輸器16. ISP互聯(lián)網(wǎng)提供商17. IEEE電氣和電子工程師協(xié)會18. LABlibrary庫19. EDA電子設(shè)計自動化技術(shù)20. Synthesis分析與綜合三VHDL程序填空：1下面程序是帶異步復(fù)位、同步置數(shù)和移位使能的8位右移移位寄存器的VHDL描述，試補充完整。library ieee;use.ieee.std_logic_1164.all;entity sreg8b isport (clk, rst : in std_log

15、ic;load,en : in std_logic;din : in _std-logic-vector_(7 downto 0);qb : out std_logic);end sreg8b;architecture behav of sreg8bissignal reg8: std_logic_vector( 7 downto 0);beginprocess (clk,rst,load,en)begin if rst=1 then異步清零 reg8 0;elsifclk event and lk=1 then邊沿檢測 if load = 1 then同步置數(shù)reg8 = din;elsif

16、 en=1 then移位使能reg8(6 downto 0) =reg(7 downto 1) ; end if;_end if_;end process;qb= _reg8_;輸出最低位end behav; 2. 下面程序是n輸入與門的VHDL描述，試補充完整。_library_ ieee;use _ieee.std-logic-ll64_.all;entity andn is_generic_ (n : integer);-類屬參數(shù)聲明port (a : in std_logic_vector( _n-1_ downto 0); c : out std_logic);end;_archit

17、ecture_ behav of _anda_ is- 結(jié)構(gòu)體聲明beginprocess (_a_)_varible_ int : std_logic;-變量聲明beginint := _1_;- 變量賦初值for I in alength 1 downto 0 loop-循環(huán)判斷if a(i) = 0 thenint := 0;end if;end loop;c = _int_;- 輸出判斷結(jié)果end process;end behav;3.下面程序是8位分頻器程序設(shè)計的VHDL描述，試補充完整。LIBRARY IEEE;- 8位分頻器程序設(shè)計USE IEEE.STD_LOGIC_1164

18、.ALL;USE IEEE.std-logic-_unsigned_.ALL;ENTITY PULSE IS PORT ( CLK: IN STD_LOGIC; D: IN std-logic=vector(7 DOWNTO 0); FOUT: OUT STD_LOGIC );END;ARCHITECTURE one OF _pulse_ IS SIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)_variable_ CNT8 : STD_LOGIC_VECTOR(_7_ DOWNTO 0);BEGINIF _clkevent and clk=1_

19、THENIF CNT8 = 11111111 THEN CNT8 _:=d_; -當(dāng)CNT8計數(shù)計滿時，輸入數(shù)據(jù)D被同步預(yù)置給計數(shù)器CNT8FULL = 1; -同時使溢出標志信號FULL輸出為高電平ELSE CNT8 _:=cnt8+1_; -否則繼續(xù)作加1計數(shù)FULL = 0; -且輸出溢出標志信號FULL為低電平END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(_full_)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULLEVENT AND FULL = 1 THEN CNT2 _=notcnt2_; -如果溢出標志

20、信號FULL為高電平，D觸發(fā)器輸出取反IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT int_reg0_; -resetWHEN 001 =int_regint_regint_regint_regint_reg NULL;END CASE;_end if _;END PROCESS;_data out=int-reg_; -connect internal register to dataout portEND bhv;5. 下面程序是一個16位數(shù)控分頻器的VHDL描述，試補充完整。_LIBRARY_ IEEE;USE IEEE.STD_LOGIC_1164.ALL;

21、USE _IEEE。STD_LOGIC_UNSIGNED.ALL_;ENTITY PULSE16 IS PORT ( CLK : IN STD_LOGIC;LOAD : IN STD_LOGIC;D: IN _STD_LOGIC_;FOUT : OUT STD_LOGIC );END;_ARCHITECTURE_ one OF PULSE16 IS SIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)_VARIABLE_ CNT16 : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN IF CLKEVENT AND CLK =

22、 1 THENIF _LOAD_=1_ THEN- LOAD高電平置數(shù)CNT16 := D;FULL = 0;ELSECNT16 := D;FULL = 1; ELSECNT16 := _CNT16+1_;- 計數(shù)加1FULL = 0;END IF;END IF;_;END PROCESS P_REG;P_DIV: PROCESS(_)- 溢出信號為敏感信號VARIABLE CNT2 : STD_LOGIC;BEGINIF _ THEN- FULL上升沿判斷CNT2 := NOT CNT2;FOUT 0)_;- 計數(shù)器清零復(fù)位elseif _clkevent and clk=1_ then-

23、上升沿判斷if en = 1 thenif cqi(3 downto 0) 1001 then- 比較低4位_cqi:=cqi+1_;- 計數(shù)加1elseif cqi(7 downto 4) 0);end if;_cqi(3 downto 0)_:=”0000”_;- 低4位清零end if;end if;_end if_;end if;if cqi = _”10011001”_ then- 判斷進位輸出cout= 1;elsecout= 0;end if;_cq=cqi_;end process;end architecture bhv;四、VHDL程序改錯：1. 仔細閱讀下列程序，回答問題

24、LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A: IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 4CLK: IN STD_LOGIC; - 5LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC-vector3 downto 0);- 9BEGIN- 10SYNC : PROCESS(CLK, A)

25、- 11BEGIN- 12IF CLKEVENT AND CLK = 1 THEN- 13TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S nullEND CASE;- 30END PROCESS;- 31END one;在程序中存在兩處錯誤，試指出，并說明理由：在編譯時，提示的錯誤為：Error: Line 14: File f:uploadedamaxplusiimy_projs8_5led7seg.vhd: Type error: type in waveform element must be std_log

26、icError: Line 19: File f:uploadedamaxplusiimy_projs8_5led7seg.vhd: VHDL syntax error: expected choices in case statement修改相應(yīng)行的程序（如果是缺少語句請指出大致的行數(shù)）：2.仔細閱讀下列程序，回答問題1LIBRARY IEEE;2USE IEEE.STD_LOGIC_1164.ALL;34ENTITY CNT10 IS 5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7END CNT

27、10; 8ARCHITECTURE bhv OF CNT10 IS9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 10BEGIN 11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin 13 IF Q1 9 THEN14 Q1 = Q1 + 1 ; 15 ELSE 16 Q1 0); 17 END IF;18 END IF; 19 END PROCESS ;20 Q = Q1;21END bhv;（1）. 在編譯時，提示的第一條錯誤為：Error: Line 12: File e:myworktestcnt1

28、0.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN instead指出并修改相應(yīng)行的程序（如果是缺少語句請指出大致的行數(shù)）：錯誤1行號3：程序改為：use ieee.std-logic-unsigned.all;錯誤2行號12程序改為：if rising-edge(clk) then（2）本題程序為EDA實驗中的示例程序sch.vhd，仔細閱讀程序，回答問題。1.對該程序進行編譯時出現(xiàn)錯誤提示：“VHDL Design File “sch” must contain an entity of the sa

29、me name.”這是什么原因？如何修改？（3）修改問題1的錯誤后，如果編譯時出現(xiàn)“Cant open VHDL “WORK”這樣的錯誤提示。這又是什么原因，如何修改？3.仔細閱讀下列程序，回答下面的問題library ieee;-1use ieee.std_logic_1164.all;-2entity schk is-3port (din, clk, clr: in std_logic;- 串行輸入數(shù)據(jù)位/工作時鐘/復(fù)位信號-4ab: out std_logic_vector(3 downto 0)- 檢測結(jié)果輸出-5);-6end schk;-7architecture bhv of s

30、chk is-8signal q : integer range 0 to 8;-9signal d : std_logic_vector(7 downto 0);- 8位待檢測預(yù)置數(shù)-10begin-11d = 11100101;- 8位待檢測預(yù)置數(shù)-12process (clk, clr)-13begin-14if clr = 1 then q if din = d(7) then q = 1; else q if din = d(6) then q = 2; else q if din = d(5) then q = 3; else q if din = d(4) then q = 4;

31、 else q if din = d(3) then q = 5; else q if din = d(2) then q = 6; else q if din = d(1) then q = 7; else q if din = d(0) then q = 8; else q q = 0;-26end case;-27end if;-28end process;-29process (q)-30begin-31if q = 8 thenab = 1010;-32elseab = 1011;-33end if;-34end process;-35end bhv;-361. 在上述程序代碼中存在

32、兩處錯誤，編譯時出現(xiàn)如下提示，試修改錯誤：Error: Line 12: File f:edaschk.vhd: VHDL syntax error: unexpected signal “d” in Concurrent Statement PartError: Line 29:File f:edaschk.vhd: VHDL syntax error: if statement must have END IF, but found PROCESS instead錯誤1行號：12程序改為：D=”1100101”錯誤2行號：16程序改為：ELSIF4.仔細閱讀下列程序，回答問題01LIBRA

33、RY IEEE ;02USE IEEE.STD_LOGIC_1164.ALL ;03USE IEEE.STD_LOGIC_UNSIGNED.ALL;04ENTITY LED7CNT IS05PORT ( CLR: IN STD_LOGIC;06CLK : IN STD_LOGIC;07LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;08END LED7CNT; 09ARCHITECTURE one OF LED7CNT IS10SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11BEGIN 12CNT:PROCESS(CLR,CLK)13BEGIN 14IF CLR = 1 THEN15TMP = 0; TMP0);16ELSIF CLKEVENT AND CLK = 1 THEN17TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0);34END CASE;35END PROCESS;36END one;（1）在程