第四章VerilogHDL設(shè)計初步

1、Verilog HDL 設(shè)計初步設(shè)計初步第四章VerilogHDL設(shè)計初步4.1.1 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述1組合電路第四章VerilogHDL設(shè)計初步4.1.1 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述1第四章VerilogHDL設(shè)計初步4.1.1 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述1第四章VerilogHDL設(shè)計初步4.1.1 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述1第四章VerilogHDL設(shè)計初步4.1.2 4選選1多路選擇器及其多路選擇器及其Verilog

2、 HDL描述描述2第四章VerilogHDL設(shè)計初步4.1.2 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述21按位邏輯操作符按位邏輯操作符 A=1b0; B=1b1; C3:0=4b1100; D3:0=4b1011; E5:0=6b010110;第四章VerilogHDL設(shè)計初步4.1.2 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述22等式操作符等式操作符A=4b1011; B=4b0010; C=4b0z10; D=4b0z10; 第四章VerilogHDL設(shè)計初步4.1.2 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述

3、23assign連續(xù)賦值語句連續(xù)賦值語句 assign 目標變量名目標變量名 = 驅(qū)動表達式驅(qū)動表達式; assign DOUT = a & b; assign DOUT = a & b | c ; assign DOUT = e & f | d ;第四章VerilogHDL設(shè)計初步4.1.2 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述24wire定義網(wǎng)線型變量定義網(wǎng)線型變量wire 變量名變量名1，變量名，變量名2，. . . ;wire msb:lsb 變量名變量名1，變量名，變量名2，. . . ;wire 7:0 a ； wire Y =

4、 tmp1 tmp2; wire tmp1,tmp2; assign Y = tmp1 tmp2;5注釋符號注釋符號第四章VerilogHDL設(shè)計初步4.1.3 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述3 第四章VerilogHDL設(shè)計初步4.1.3 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述3 1if_else條件語句條件語句if (S) Y = A; else Y = B;if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end（1）阻塞式賦值。）阻塞式賦值。 “=” 2過程賦值語句過程賦值語句（2）非阻塞式賦

5、值。）非阻塞式賦值。 3數(shù)據(jù)表示方式數(shù)據(jù)表示方式第四章VerilogHDL設(shè)計初步4.1.4 4選選1多路選擇器及其多路選擇器及其Verilog HDL描述描述4 第四章VerilogHDL設(shè)計初步4.1.5 簡單加法器及其簡單加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述第四章VerilogHDL設(shè)計初步4.1.5 簡單加法器及其簡單加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述第四章VerilogHDL設(shè)計初步4.1.5 簡單加法器及其簡單加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述第四章VerilogHDL設(shè)計初步4.1

6、.5 簡單加法器及其簡單加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述第四章VerilogHDL設(shè)計初步4.1.5 簡單加法器及其簡單加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述第四章VerilogHDL設(shè)計初步4.1.5 簡單加法器及其簡單加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述第四章VerilogHDL設(shè)計初步2. 全加器頂層文件設(shè)計全加器頂層文件設(shè)計第四章VerilogHDL設(shè)計初步2. 全加器頂層文件設(shè)計全加器頂層文件設(shè)計Verilog中元件例化語句的結(jié)構(gòu)比較簡單，一般格式如下：中元件例化語句的結(jié)構(gòu)比較簡單，一般

7、格式如下：: （ .例化元件端口（例化元件外接端口名）例化元件端口（例化元件外接端口名）,.）;第四章VerilogHDL設(shè)計初步3. 8位加法器描述位加法器描述 第四章VerilogHDL設(shè)計初步3. 8位加法器描述位加法器描述 第四章VerilogHDL設(shè)計初步時序電路時序電路4.2.1 邊沿觸發(fā)型邊沿觸發(fā)型D觸發(fā)器及其觸發(fā)器及其Verilog描述描述第四章VerilogHDL設(shè)計初步4.2.1 邊沿觸發(fā)型邊沿觸發(fā)型D觸發(fā)器及其觸發(fā)器及其Verilog描述描述第四章VerilogHDL設(shè)計初步4.2.2 電平觸發(fā)型鎖存器及其電平觸發(fā)型鎖存器及其Verilog描述描述 第四章VerilogH

8、DL設(shè)計初步4.2.2 電平觸發(fā)型鎖存器及其電平觸發(fā)型鎖存器及其Verilog描述描述 第四章VerilogHDL設(shè)計初步4.2.3 含異步清含異步清0和時鐘使能結(jié)構(gòu)的和時鐘使能結(jié)構(gòu)的D觸發(fā)器及其觸發(fā)器及其Verilog描述描述第四章VerilogHDL設(shè)計初步4.2.3 含異步清含異步清0和時鐘使能結(jié)構(gòu)的和時鐘使能結(jié)構(gòu)的D觸發(fā)器及其觸發(fā)器及其Verilog描述描述第四章VerilogHDL設(shè)計初步4.2.4 含同步清含同步清0結(jié)構(gòu)的結(jié)構(gòu)的D觸發(fā)器及其觸發(fā)器及其Verilog描述描述第四章VerilogHDL設(shè)計初步4.2.4 含同步清含同步清0結(jié)構(gòu)的結(jié)構(gòu)的D觸發(fā)器及其觸發(fā)器及其Verilog

9、描述描述第四章VerilogHDL設(shè)計初步4.2.5 含異步清含異步清0的鎖存器及其的鎖存器及其Verilog描述描述 第四章VerilogHDL設(shè)計初步4.2.5 含異步清含異步清0的鎖存器及其的鎖存器及其Verilog描述描述 第四章VerilogHDL設(shè)計初步4.2.6 Verilog的時鐘過程描述注意點的時鐘過程描述注意點 第四章VerilogHDL設(shè)計初步4.2.6 Verilog的時鐘過程描述注意點的時鐘過程描述注意點 第四章VerilogHDL設(shè)計初步4.2.7 異步時序電路異步時序電路第四章VerilogHDL設(shè)計初步4.2.7 異步時序電路異步時序電路第四章VerilogHD

10、L設(shè)計初步4.3.1 4位二進制加法計數(shù)器及其位二進制加法計數(shù)器及其Verilog描述描述 第四章VerilogHDL設(shè)計初步4.3.1 4位二進制加法計數(shù)器及其位二進制加法計數(shù)器及其Verilog描述描述 第四章VerilogHDL設(shè)計初步4.3.1 4位二進制加法計數(shù)器及其位二進制加法計數(shù)器及其Verilog描述描述 第四章VerilogHDL設(shè)計初步4.3.2 功能更全面的計數(shù)器設(shè)計功能更全面的計數(shù)器設(shè)計第四章VerilogHDL設(shè)計初步4.3.2 功能更全面的計數(shù)器設(shè)計功能更全面的計數(shù)器設(shè)計第四章VerilogHDL設(shè)計初步4.3.2 功能更全面的計數(shù)器設(shè)計功能更全面的計數(shù)器設(shè)計第四章

11、VerilogHDL設(shè)計初步習(xí)習(xí) 題題 4-1 舉例說明，舉例說明，Verilog HDL的操作符中，哪些操作符的運算結(jié)果總是一位的。的操作符中，哪些操作符的運算結(jié)果總是一位的。4-2 wire型變量與型變量與reg型變量有什么本質(zhì)區(qū)別，它們可用于什么類型語句中？型變量有什么本質(zhì)區(qū)別，它們可用于什么類型語句中？4-3 阻塞賦值和非阻塞賦值有何區(qū)別？阻塞賦值和非阻塞賦值有何區(qū)別？4-4 舉例說明，為什么使用條件敘述不完整的條件句能導(dǎo)致產(chǎn)生時序模塊的綜合舉例說明，為什么使用條件敘述不完整的條件句能導(dǎo)致產(chǎn)生時序模塊的綜合結(jié)果？結(jié)果？4-5 用用Verilog設(shè)計一個設(shè)計一個3-8譯碼器，要求分別用譯

12、碼器，要求分別用case語句和語句和if_else語句。比較這語句。比較這兩種方式。兩種方式。4-6圖圖4-27所示的是雙所示的是雙2選選1多路多路選擇器構(gòu)成的電路選擇器構(gòu)成的電路MUXK。對于其。對于其中中MUX21A，當，當s=0和和s=1時，時，分別有分別有y=a和和y=b。試在一個模塊。試在一個模塊結(jié)構(gòu)中用兩個過程來表達此電路。結(jié)構(gòu)中用兩個過程來表達此電路。第四章VerilogHDL設(shè)計初步習(xí)習(xí) 題題 4-7 給出給出1位全減器的位全減器的VHDL描述。要求：描述。要求：（1）首先設(shè)計）首先設(shè)計1位半減器，然后用例化語句將它們連接起來，圖位半減器，然后用例化語句將它們連接起來，圖4-2

13、8中中h_suber是半減器，是半減器，diff是輸出差，是輸出差，s_out是借位輸出，是借位輸出，sub_in是借位輸入。是借位輸入。（2）根據(jù)圖）根據(jù)圖4-28設(shè)計設(shè)計1位全減器。位全減器。（3）以）以1位全減器為基本硬件，構(gòu)成串行借位的位全減器為基本硬件，構(gòu)成串行借位的8位減法器，要求用例化語句來位減法器，要求用例化語句來完成此項設(shè)計。完成此項設(shè)計。 4-8 給出一個給出一個4選選1多路選擇器的多路選擇器的Verilog描述。此器件與圖描述。此器件與圖4-1類似，但選通控制類似，但選通控制端有端有4個輸入：個輸入：S0、S1、S2、S3。當且僅當。當且僅當S0=0時：時：Y=A；S1=

14、0時：時：Y=B；S2=0時：時：Y=C；S3=0時：時：Y=D。第四章VerilogHDL設(shè)計初步習(xí)習(xí) 題題 4-9 把例把例4-21改成一異步清改成一異步清0，同步時鐘使能和異步數(shù)據(jù)加載型，同步時鐘使能和異步數(shù)據(jù)加載型8位二進位二進制加法計數(shù)器。圖制加法計數(shù)器。圖4-27 含含2選選1多路選擇器的模塊多路選擇器的模塊4-10 分頻方法有多種，最簡單的是二分頻和偶數(shù)分頻甚至奇數(shù)分頻，這分頻方法有多種，最簡單的是二分頻和偶數(shù)分頻甚至奇數(shù)分頻，這用觸發(fā)器或指定計數(shù)模的計數(shù)器即可辦到。但對于現(xiàn)場實現(xiàn)指定分頻比或用觸發(fā)器或指定計數(shù)模的計數(shù)器即可辦到。但對于現(xiàn)場實現(xiàn)指定分頻比或小數(shù)分頻率的分頻電路的設(shè)計就不是很簡單了。小數(shù)分頻率的分頻電路的設(shè)計就不是很簡單了。 試對習(xí)題試對習(xí)題4-9的設(shè)計稍作修改，將其進位輸出的設(shè)計稍作修改，將其進位輸出COUT與異步加載控制與異步加載控制LOAD連在一起，構(gòu)成一個自動加載型連在一起，構(gòu)成一個自動加載型16位二進制數(shù)計數(shù)器，也即一個位二進制數(shù)計數(shù)器，也即一個16位可控的分頻器，給出其位可控的分頻器，給出其Verilog表述，并說明工作原理。設(shè)輸入頻率表述，并說明工作原理。設(shè)輸入頻率fi=4MHz，輸出頻率，輸出頻率fo=516.51Hz（允許誤差（允許誤差0.1Hz），），16位加載數(shù)值