AD9854中文資料

1、DDS模塊設(shè)計DDS模塊的設(shè)計是本系統(tǒng)的重點，也是本章闡述的重點。DDS模塊主要是圍繞芯片AD9854進行設(shè)計的，設(shè)計要求既要滿足性能指標，還要求優(yōu)化電路，減小電路面積，否則13路DDS共同存在會使系統(tǒng)體積顯得較大。下面先介紹AD9854的基本特性。4.2.1 AD9854介紹圖4-2 AD9854功能結(jié)構(gòu)框圖chart4-2 AD9854 function and structure 如圖4-2所示，AD9854內(nèi)部包括一個具有48位相位累加器、一個可編程時鐘倍頻器、一個反sinc濾波器、兩個12位300MHz DAC，一個高速模擬比較器以及接口邏輯電路。其主要性能特點如下：1. 高達300

2、MHz的系統(tǒng)時鐘；2. 能輸出一般調(diào)制信號，F(xiàn)SK，BPSK，PSK，CHIRP，AM等；3. 100MHz時具有80dB的信噪比；4. 內(nèi)部有4*到20*的可編程時鐘倍頻器；5. 兩個48位頻率控制字寄存器，能夠?qū)崿F(xiàn)很高的頻率分辨率。6. 兩個14位相位偏置寄存器，提供初始相位設(shè)置。7. 帶有100MHz的8位并行數(shù)據(jù)傳輸口或10MHz的串行數(shù)據(jù)傳輸口。AD9854的芯片封裝圖如下：圖4-3 AD9854芯片封裝圖chart4-3 AD9854 chip encapsulationAD9854有40個程序寄存器，對AD9854的控制就是對這些程序寄存器寫數(shù)據(jù)實現(xiàn)的。表4-1 AD9854并行

3、接口寄存器功能Table 4-1 AD9854 parallel interface registers function 并行地址寄存器功能默認值0x000x01相位寄存器#1<13:8>(15,14位無效)相位寄存器#1<7:0>0x000x000x020x03相位寄存器#2<13:8>(15,14位無效)相位寄存器#2<7:0>0x000x000x040x050x060x070x080x09頻率轉(zhuǎn)換字#1<47:40>頻率轉(zhuǎn)換字#1<39:32>頻率轉(zhuǎn)換字#1<31:24>頻率轉(zhuǎn)換字#1<23:16

4、>頻率轉(zhuǎn)換字#1<15:8>頻率轉(zhuǎn)換字#1<7:0>0x000x000x000x000x000x000x0A0x0B0x0C0x0D0x0E0x0F頻率轉(zhuǎn)換字#1<47:40>頻率轉(zhuǎn)換字#1<39:32>頻率轉(zhuǎn)換字#1<31:24>頻率轉(zhuǎn)換字#1<23:16>頻率轉(zhuǎn)換字#1<15:8>頻率轉(zhuǎn)換字#1<7:0>0x000x000x000x000x000x000x100x110x120x130x140x15三角頻率字<47:40>三角頻率字<39:32>三角頻率字<3

5、1:24>三角頻率字<23:16>三角頻率字<15:8>三角頻率字<7:0>0x000x000x000x000x000x000x160x170x180x19更新時鐘計數(shù)器<31:24>更新時鐘計數(shù)器<23:16>更新時鐘計數(shù)器<15:8>更新時鐘計數(shù)器<7:0>0x000x000x000x400x1A0x1B0x1C邊沿速率計數(shù)器<19:16>(23,22,21,20不起作用)邊沿速率計數(shù)器<15:8>邊沿速率計數(shù)器<7:0>0x000x000x000x1D0x1E0x

6、1F0x20節(jié)電控制時鐘倍頻控制器DDS模式控制與累加器清零控制傳輸模式，和OSK控制0x000x640x200x200x210x22輸出幅度乘法器I<11:8>(15,14,13,12不起作用)輸出幅度乘法器I<7:0>0x000x000x230x24輸出幅度乘法器Q<11:8>(15,14,13,12不起作用)輸出幅度乘法器Q<7:0>0x000x000x25輸出邊沿變化率控制器<7:0>0x800x260x27QDAC,Q通道D/A輸入<11:8>QDAC，Q通道D/A輸入<7:0>0x000x00表4-

7、2 AD9854控制寄存器功能Table 5-2 AD9854 control registers function 地址默認值0x1D N NN比較器0控制DACI通道DAC數(shù)字部分0x00 0x1E NPLL范圍PLL低通倍頻位倍頻位倍頻位倍頻位倍頻位0x64 0x1F ACC1清零ACC清零Triangle N模式位 2模式位 2模式位 2 內(nèi)部更新0x01 0x20 N開輸出濾波OSK使能OSK模式 NN串行地位字節(jié)優(yōu)先SDO有效0x20 通過并行總線將數(shù)據(jù)寫入程序寄存器時，實際上只是暫存在I/O緩沖區(qū)中，只有提供更新信號，這些數(shù)據(jù)才會更新到程序寄存器。AD9854提供兩種更新方式，內(nèi)

8、部更新和外部更新。內(nèi)部更新通過更新時鐘計數(shù)器完成，當計數(shù)器計自減為零后會產(chǎn)生一個內(nèi)部更新信號；外部更新需要在外部更新管腳上給與一個高電平脈沖。默認的更新模式為內(nèi)部更新，可以通過設(shè)置控制寄存器0x1F的0位進行修改。 多AD9854應用原理與方法多路相位可控信號源的設(shè)計關(guān)鍵是實現(xiàn)多路DDS模塊的相位的同步控制。要實現(xiàn)多路DDS相位同步，只需要在各DDS設(shè)置完成相位偏置后，提供一個使各路DDS同步工作的外部更新信號。根據(jù)這樣的工作原理，以AD9854為例，給出多路相位可控信號源的基本結(jié)構(gòu)。 圖4-4 多路DDS組成相位可控信號原理圖chart4-4 mult-DDS constitution an

9、d principium 圖4-4中左半部分是一個正確多路DDS的結(jié)構(gòu)，由一個統(tǒng)一時鐘源提供參考時鐘，相位偏置通過并行或串行總線設(shè)置，其值保存于各路AD9854的緩沖寄存器中。通過統(tǒng)一的外部更新信號啟動各路DDS同步工作，從而實現(xiàn)了各路DDS信號之間以固定的相位差同步工作。參考時鐘的連線方式很重要，圖4-4右半部分給出了種錯誤的連接方式。參考時鐘到各DDS的距離不等，這就會引起各路DDS的參考時鐘不同步，從而也無法保證各路DDS的同步。此外外部更新信號Update雖然沒有必要嚴格的等長，但最好要與參考時鐘保證正確的時序，因為Update信號送入AD9854后會在內(nèi)部系統(tǒng)時鐘（由外部時鐘倍頻和鎖

10、相得到）的上升沿觸發(fā)更新。各路DDS的Update信號與內(nèi)部系統(tǒng)時鐘有可能出現(xiàn)一個時鐘周期的抖動，在這個系統(tǒng)時鐘的前后兩個時間點產(chǎn)生更新。Update信號與系統(tǒng)時鐘的時序要求如下：圖4-5a 單端外部參考時鐘輸入模式下更新信號時序chart 4-5a Update scheduling in single refer clock mode 圖4.5b 差分外部參考時鐘輸入模式時序更新信號時序chart 4-5a Update scheduling in differnece refer clock mode對于AD9854而言，其真正的相位值，是相位偏置值和相位累加器的輸出值的和，在對相位偏置

11、值更新時，一定要保證相位累加器的值是確定的。最簡單的方法是在設(shè)置相位前，將所有AD9854通過Master Reset信號重置，此時AD9854的寄存器恢復到默認值（見表4-1）。下面步驟可完成對多個AD9854實現(xiàn)相位可控同步輸出：1，上電后給所有AD9854的復位信號管腳MasterRest提供一個長達10個系統(tǒng)時鐘的復位信號，此時所有AD9854的程序寄存器都恢復為默認值。2,使用并行總線設(shè)置AD9854的特殊功能寄存器：a,更新模式設(shè)置為外部信號更新模式，且DDS工作在Single模式下，即寄存器0x1F=0x00；b,參考時鐘為30MHz,這里要獲得210MHz的系統(tǒng)時鐘，所以倍頻數(shù)設(shè)置為,由于超過200MHz,要開PLL低通，即寄存器0x1e=0x3d；c,電源只打開I通道DAC和數(shù)字部分，寄存器0x1D=0x14；d,開輸出濾波，不用OSK功能，寄存器0x20=0x40;設(shè)置內(nèi)部更新時鐘，也可以不設(shè)置。3,所有的AD9854完成模式設(shè)置后，內(nèi)部更新時鐘寄存器計數(shù)到0時，步驟2的設(shè)置才真正更新。此時由于頻率控制字為0，因此相位累加器不工作，始終為0。4,按以上步驟完成所有AD9854的初始設(shè)置后，使用并行傳輸向各AD9854寫入頻率轉(zhuǎn)換字#1和相位偏置寄存器#1。5,完