數(shù)字系統(tǒng)設(shè)計(jì)mealy和moore型狀態(tài)機(jī)編程_第1頁
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文檔簡介

1、Mealy型module mealy(clock,l,p,state;input clock,l;output p,state;reg p;reg state;parameter high=1'b1,low=1'b0;initialbeginstate=low;p=0;endalways(posedge clockcase (statelow:if(!lbeginstate<=low;p<=0;endelse beginstate<=high;p<=1;endhigh:if(!lbeginstate<=low;p<=0;endelse beg

2、instate<=high;p<=0;enddefault:beginstate<=low;p<=0;endendcaseendmoduleMealy型測試模塊：include"F:/verilog_homework/exercise_2/mealy/mealy.v"module mealy_test;reg clk,l;wire q;wire state;initialclk=0;always#10 clk=clk;initialbeginl=1'b0;#20 l=1'b1;#15 l=1'b0;#40 l=1'b1

3、;endinitial#120 $finish;mealy m(.l(l,.clock(clk,.p(q,.state(state;endmodule測試波形：Moore型：Verilog編程module moore(clock,state,in,p;input in,clock;output1:0 state;output p;reg 1:0 state;assign p=state0&state1;parameter ll=2'b00,lh=2'b01,hh=2'b11;always(posedge clockcase(statell:if(!instate

4、<=ll;elsestate<=lh;lh:if(!instate<=ll;elsestate<=hh;hh:if(!instate<=ll;elsestate<=hh;default:state<=ll;endcaseendmodule電路圖Moore測試模塊：include"F:/verilog_homework/exercise_2/moore/moore.v"module test_moore;reg clk,in;wire1:0 state;wire p;initialclk=1'b0;always#10 clk=clk;initialbeginin=0;#10 in=1'b0;#13 in=1'b1;#18 in=1'b1;#18 in=1'b1;#25 in=1'b0;#13 in=1'b1;endinitial#1

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