離子注入技術(shù)培訓(xùn)課程

1、離子注入技術(shù)培訓(xùn)課程問(wèn)題的提出：?jiǎn)栴}的提出： 短溝道的形成？短溝道的形成？ GaAs等化合物半導(dǎo)體？（低溫?fù)诫s）等化合物半導(dǎo)體？（低溫?fù)诫s） 低表面濃度？低表面濃度？ 淺結(jié)？淺結(jié)？ 縱向均勻分布或可控分布？縱向均勻分布或可控分布？ 大面積均勻摻雜？大面積均勻摻雜？ 高純或多離子摻雜？高純或多離子摻雜？要求掌握：要求掌握： 基本工藝流程（原理和工藝控制參數(shù)）基本工藝流程（原理和工藝控制參數(shù)） 選擇性摻雜的掩蔽膜（選擇性摻雜的掩蔽膜（Mask） 質(zhì)量控制和檢測(cè)質(zhì)量控制和檢測(cè) 后退火工藝的目的與方法后退火工藝的目的與方法 溝道效應(yīng)溝道效應(yīng) 在器件工藝中的各種主要應(yīng)用在器件工藝中的各種主要應(yīng)用 離子注

2、入技術(shù)的優(yōu)缺點(diǎn)離子注入技術(shù)的優(yōu)缺點(diǎn) 劑量和射程在注入工藝中的重要性劑量和射程在注入工藝中的重要性 離子注入系統(tǒng)的主要子系統(tǒng)離子注入系統(tǒng)的主要子系統(tǒng)CMOS Structure with Doped Regionsn-channel Transistorp-channel TransistorLI oxidep epitaxial layerp+ silicon substrateSTISTISTIn+p+p-welln-wellp+pp+pp+n+nn+nn+ABCEFDGHKLIJMNOn+nn+p+pp+Ion Implant in Process FlowImplantDiffusion

3、Test/SortEtchPolishPhotoCompleted waferUnpatterned waferWafer startThin FilmsWafer fabrication (front-end) Hard mask (oxide or nitride)Anneal after implantPhotoresist mask4.1. 離子注入原理離子注入原理4.1.1. 物理原理(P.90-98)通過(guò)改變高能離子的能量，控制注入離子在靶材料中的位置。a)Low dopant concentration (n, p) and shallow junction (xj)MaskMa

4、skSilicon substratexjLow energyLow doseFast scan speedBeam scanDopant ionsIon implanterb)High dopant concentration (n+, p+) and deep junction (xj)Beam scanHigh energyHigh doseSlow scan speedMaskMaskSilicon substratexjIon implanter 重離子在材料中與靶原子的碰撞是“彈性”庫(kù)侖散射)(40fEMMMMEtitiT） 級(jí)聯(lián)散射Energy Loss of an Implan

5、ted Dopant AtomSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiX-raysElectronic collisionAtomic collisionDisplaced Si atomEnergetic dopant ionSilicon crystal latticeFigure 17.9 能量損失：散射路徑R，靶材料密度，阻止本領(lǐng)SEenEEtotpenueltotESESdEESdEdxdEdEERdxdEdxdEdxdE000)()()()(） 能量損失 注入離子的分布N（x）（無(wú)電子散射）注入劑量注入劑量 0（atom/cm

6、-2），射程：），射程：Rp標(biāo)準(zhǔn)偏差RpScanning disk with wafersScanning directionFaraday cupSuppressor apertureCurrent integratorSampling slit in diskIon beam 對(duì)于無(wú)定型材料， 有：為高斯分布 97頁(yè)頁(yè) 圖圖4.8 2021exp2)(pppRRxRxNtitippMMMMRR32 平均射程pRPage 107 多能量、多劑量注入 4.1.2. 設(shè)備Analyzing MagnetGraphiteIon sourceAnalyzing magnetIon beamExtra

7、ction assemblyLighter ionsHeavy ionsNeutralsFigure 17.14 4.2. 溝道效應(yīng)和盧瑟福背散射 6. 2. 1.溝道效應(yīng)（page 101）溝道峰 溝道效應(yīng)的消除(臨界角） 4. 2. 2.盧瑟福背散射RBS-C作用？。 4.3. 注入離子的激活與輻照損傷的消除P.1031121）注入離子未處于替位位置2）晶格原子被撞離格點(diǎn)Ea為原子的位移閾能atitiTEfEMMMME)(40）大劑量大劑量非晶化非晶化臨界劑量（臨界劑量（P。111）與什么因素有關(guān)？與什么因素有關(guān)？如何則量？如何則量？Annealing of Silicon Crystal

8、Repaired Si lattice structure and activated dopant-silicon bondsb) Si lattice after annealinga) Damaged Si lattice during implantIon BeamFigure 17.27 熱退 P107 等時(shí)退火Isochronal Annealing等溫退火Isothermal Annealing/exp()(0tNTtN 、)/exp(kTEAe1）激活率(成活率)（%）Si：P、B100%，As 50%2）臨界通量C(cm-2) F4.16與注入離子種類、大小，能量有關(guān)與注入離

9、子種類、大小，能量有關(guān)與注入時(shí)的襯底溫度有關(guān)與注入時(shí)的襯底溫度有關(guān)3）退火后的雜質(zhì)再分布（P。111）4）退火方式：“慢退火”，快速熱退火 分步退火5）退火完成的指標(biāo)：電阻率、遷移率、少子退火完成的指標(biāo)：電阻率、遷移率、少子壽命壽命 4.4.離子注入工藝中的一些問(wèn)題1。離子源：汽化高壓電離 多價(jià)問(wèn)題 分子態(tài)原子態(tài)問(wèn)題 （產(chǎn)額問(wèn)題） 2。選擇性摻雜的掩膜SiO2、Si3N4、光刻膠、各種金屬膜 P離子注入SiSiO2Si3N4E(keV)Rp(m)Rp(m)Rp(m)Rp(m)Rp(m)Rp(m)100.0140.0070.0110.0050.0080.004200.0250.0120.0200

10、.0080.0150.006500.0610.0250.0490.0190.0380.0141000.1240.0460.1000.0330.0770.026有掩膜時(shí)的注入雜質(zhì)分布？Controlling Dopant Concentration and Deptha)Low dopant concentration (n, p) and shallow junction (xj)MaskMaskSilicon substratexjLow energyLow doseFast scan speedBeam scanDopant ionsIon implanterb)High dopant c

11、oncentration (n+, p+) and deep junction (xj)Beam scanHigh energyHigh doseSlow scan speedMaskMaskSilicon substratexjIon implanterFigure 17.5 3。遮擋(注入陰影效應(yīng)Implant Shadowing)（P119） 4. 硅片充電Resista) Mechanical scanning with no tiltIon beamb) Electrostatic scanning with normal tiltResistIon beamElectron Sho

12、wer for Wafer Charging ControlAdapted from Eaton NV10 ion implanter, circa 1983+Ion beam-Biased apertureElectron gunSecondary electron targetSecondary electrons+Ion - electronrecombinationWaferFigure 17.23 一次電子一次電子(幾百幾百eV)二次電子二次電子(20eV)不能有高能電子不能有高能電子!Plasma Flood to Control Wafer Charging-Biasedaper

13、tureIon beamNeutralized atomsWafer scan directionCurrent (dose) monitorPlasma electron flood chamberArgon gas inletElectron emissionChamber wall+SNSN+ArArAr高能高能離子注入設(shè)計(jì)離子注入設(shè)計(jì)掩蔽膜的形成掩蔽膜的形成離子注入離子注入退退 火火測(cè)測(cè) 試試Trim分布、掩蔽膜設(shè)計(jì)、離子源分布、掩蔽膜設(shè)計(jì)、離子源氧化膜、氧化膜、Si3N4膜、光刻和光刻膠膜、光刻和光刻膠襯底溫度、能量、注量襯底溫度、能量、注量溫度、時(shí)間（多步快速熱退火）溫度、時(shí)間（多

14、步快速熱退火）激活率、殘留缺陷、注入層壽命、激活率、殘留缺陷、注入層壽命、注入離子再分布（方塊電阻、結(jié)注入離子再分布（方塊電阻、結(jié)深）、深）、I-V和和C-V特性特性離子注入工藝流程離子注入工藝流程 4.5.離子注入工藝的應(yīng)用1。摻雜（P。115）2。淺結(jié)形成（Shallow Junction Formation, p116)3。埋層介質(zhì)膜的形成(page 116)如：注氧隔離工藝（SIMOX）（Separation by Implanted Oxygen)4。吸雜工藝如：等離子體注入（PIII）吸雜工藝（Plasma Immersion Ion Implantation）5。Smart Cu

15、t for SOI6。聚焦離子束技術(shù)7。其它（如：離子束表面處理）Buried Implanted Layern-wellp-wellp Epi layerp+ Silicon substratep+ Buried layerRetrograde wells埋層注入，替代埋層擴(kuò)散和外延埋層注入，替代埋層擴(kuò)散和外延控制閂鎖效應(yīng)控制閂鎖效應(yīng)Retrograde Welln-wellp-wellp+ Buried layerp+ Silicon substraten-type dopantp-type dopantp+n+倒置井：閂鎖效應(yīng)和穿通能力Punchthrough Stopn-wellp-w

16、ellp+ Buried layerp+ Silicon substraten-type dopantp-type dopantp+p+n+n+穿通阻擋Implant for Threshold Voltage Adjustmentn-wellp-wellp+ Buried layerp+ Silicon substraten-type dopantp-type dopantp+p+pn+n+n閾值電壓調(diào)整Source-Drain Formations+ + + + + + +- - - - - - - - -+ + + + + + + + + + + + + - - - - - - - -

17、- - - - - - n-wellp-wellp+ Buried layerp+ Silicon substratep+ S/D implantn+ S/D implantSpacer oxideDrainSourceDrainSourceb) p+ and n+ Source/drain implants(performed in two separate operations)+ + + + + + +- - - - - - - - -n-wellp-wellp+ Buried layerp+ Silicon substratep-channel transistorp LDD impl

18、antn-channel transistorn LDD implantDrain SourceDrain SourcePoly gatea) p and n lightly-doped drain implants(performed in two separate operations)Dopant Implant on Vertical Sidewalls of Trench Capacitorn+ dopantn+p+Tilted implantTrench for forming capacitor溝槽電容器（取代溝槽電容器（取代DRAM的平面存儲(chǔ)電容）的側(cè)壁摻雜的平面存儲(chǔ)電容）的側(cè)壁摻雜Ultra-Shallow Junctions180 nm20 gate oxide54 nm arsenic implanted layerPoly gateP118CMOS Transistors with and without SIMOX Buried Oxide Layera) Common CMOS wafer constructionn-wellp-w