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文檔簡介

1、由于我們只需要了解仿真的完整過程，所以不需要自己寫源文件和測試文件（也稱為testbench）。一下就是簡單的源文件和測試文件（親自測試過）。/源文件module compare(equal,a,b); input a,b; output equal; assign equal=(a=b)?1:0;endmodule/測試文件timescale 1ns/1nsinclude"./compare.v"module comparetest; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b

2、=1;1 / 8 #100 a=1;b=0; #100 $stop;endcompare compare1(.equal(equal),.a(a),.b(b);endmodule有了源文件和測試文件下面就開始用modelsim進行仿真了。步驟一：新建工程和.v文件（也就是源文件和測試文件）打開modelsim軟件，點擊file，選擇new>project 然后就會彈出下面窗口：然后在project name那一欄寫上工程名（隨便去，一般是字母），在project location選擇工程路徑（路徑最好沒有中文，聽說的），然后點OK。進入下個界面：然后點擊小框里面的“create new

3、file”.彈出界面：在file name中寫下源文件名，由于這是比較兩數(shù)的大小，我取為：compare。在“add file as type”中選擇verilog，點OK，然后有：雙擊compare.v文件會彈出編譯窗口：復(fù)制上面源文件代碼，粘貼到上圖右邊窗口里面。然后點擊保存圖標(biāo)，然后再新建測試文件。點擊下圖的新建文件圖標(biāo)。過程如同上。你會看見下圖的兩個.v文件。步驟二：編譯文件在添加文件在已建的工程后，兩個文件的status都是問號，編譯后就變成勾。具體步驟為：點擊compile all圖標(biāo)就可以了。步驟三：仿真，添加波形選中compare.v文件，點擊仿真圖標(biāo)如下圖：接著會彈出界面：選中comparetest，點擊OK，有：選中compare1 右擊鼠標(biāo)，選擇add，繼續(xù)選擇To Wave.,我用的是10.0a

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