FPGA_ASIC-FPGA配合NIOS技術(shù)的精確調(diào)頻發(fā)生器

1、 FPGA配合NIOS技術(shù)的精確調(diào)頻發(fā)生器 中圖分類號:TN911.7作者:張偉 張燕峰摘要:本設(shè)計以Altera公司的APEX FPGA器件為核心,采用直接數(shù)字頻率合成技術(shù)(DDS,輔以必要的模擬與數(shù)字轉(zhuǎn)換電路,形成一個精確調(diào)頻發(fā)生器。本系統(tǒng)的主要特色:可以產(chǎn)生任意波形的信號,輸出信號的頻率可精確調(diào)整,且頻率穩(wěn)定度很高。本系統(tǒng)也可以實現(xiàn)掃頻信號輸出,且掃頻起點、終點和步長均可調(diào)整。同時對輸入模擬信號采集,并用Nios對采樣數(shù)據(jù)處理實現(xiàn)全數(shù)字調(diào)頻。Abstract: The system is designed to construct a Waveform Generator based o

2、n DDS, with FPGA of Altera Corporation, complimented by necessary analog and digital conversion circuit. The character of the system is as follow: the system can generate random wave signal, the frequency of output signal can be adjusted accurately, the stability of output frequency is very high. Al

3、so the system can export the swept signal with adjustable start-point, end-point and swept step. The extended application can gather the input analogy signal , and apply NIOS to deal with the sampling signal such that frequency modulation, frequency conversion function can be realized all in digital

4、.一、概述在常用的信號源及信號處理設(shè)計方案中,RC/LC振蕩電路頻率調(diào)整方便,但是它的工作頻率穩(wěn)定度較低。頻率穩(wěn)定度較低導(dǎo)致系統(tǒng)的工作穩(wěn)定度降低,使其不適用于對精度要求較高的場合。晶振具有穩(wěn)定且較高的頻率,其頻率穩(wěn)定精度可達(dá)到10-6以上,但是它的頻率是固定不可調(diào)的。晶振不能很方便地產(chǎn)生各種頻率可變的信號。晶振加鎖相環(huán)(PLL電路可結(jié)合晶振頻率穩(wěn)定度高和鎖相環(huán)頻率可調(diào)的優(yōu)點,但是輸出頻率只能成倍的變換,還是不能解決頻率可調(diào)的根本問題;頻率合成器則通過一排晶體振蕩器來產(chǎn)生的各種頻率的信號,通過開關(guān)進(jìn)行頻率混合實現(xiàn)頻率合成,但外圍電路復(fù)雜,分辨率難以提高。DDS(Direct Digital Fr

5、equency Synthesis技術(shù)的出現(xiàn)無疑為我們提供了一種新的選擇。DDS技術(shù)采用晶振作為系統(tǒng)的時鐘,從而提高了輸出頻率的穩(wěn)定性;頻率控制字及相位累加器的位數(shù)決定了頻率分辨率,其計算公式為f =fclk/2N 。這里fclk為系統(tǒng)時鐘頻率;N 為相位累加器的位數(shù)。隨N增大使得頻率分辨率提高;同時頻率控制字的可調(diào)整性使得系統(tǒng)輸出頻率非常容易調(diào)整。在此思想指導(dǎo)下,我們應(yīng)用ALTERA公司的FPGA器件、Quartus開發(fā)環(huán)境和NIOS 軟核等相關(guān)的開發(fā)工具,采用VHDL語言及SOPC設(shè)計思想,輔以必要的模擬與數(shù)字轉(zhuǎn)換電路,構(gòu)成了一個基于DDS技術(shù)的數(shù)字調(diào)頻發(fā)生器,該設(shè)計解決了輸出頻率在精確度

6、和可調(diào)性之間的矛盾。二、功能說明本系統(tǒng)由數(shù)字式點頻信號發(fā)生器、掃頻信號源和全數(shù)字調(diào)頻發(fā)生器三部分組成。1、信號發(fā)生器具有產(chǎn)生多種波形(如:正弦波、三角波、鋸齒波和方波4種波形的功能。用鍵盤輸入選擇上述波形,并可進(jìn)行相位連續(xù)切換。重復(fù)頻率可調(diào),且相位連續(xù)調(diào)整,頻率步進(jìn)間隔可擴,輸出波形幅度可調(diào)整,并具有實時顯示輸出波形頻率和幅度值的功能。2、掃頻信號發(fā)生器具有輸出正弦波掃頻信號的功能。用鍵盤輸入編輯生成掃頻信號,控制輸入上、下限及步進(jìn)頻率,可進(jìn)行隨時暫停,并具有掃頻延時回放功能。3、全數(shù)字調(diào)頻發(fā)生器對采樣信號進(jìn)行全數(shù)字調(diào)頻,可以輸出具有原信號信息的調(diào)頻信號,把輸入的模擬信號幅度的變化轉(zhuǎn)化為載波頻

7、率的變化,簡單的實現(xiàn)全數(shù)字調(diào)頻信號發(fā)生器。重復(fù)頻率可調(diào),且相位連續(xù)調(diào)頻,頻率步進(jìn)間隔可擴。三、系統(tǒng)構(gòu)成系統(tǒng)設(shè)計框圖如圖1所示: 圖1 系統(tǒng)設(shè)計框圖四、設(shè)計描述隨著電子技術(shù)的發(fā)展和大規(guī)模集成電路制作工藝的提高,DDS(Direct Digital Frequency Synthesis技術(shù)的出現(xiàn)無疑為我們提供了一種選擇。但是DDS技術(shù)是否適合設(shè)計所要求的信號源,而屏蔽掉常規(guī)器件的缺點,我們可以通過對DDS技術(shù)的簡要介紹來解決這個問題。DDS技術(shù)產(chǎn)生任意波形原理圖如圖3所示: 如圖所示,DDS系統(tǒng)的參考時鐘由晶振產(chǎn)生,輸入的頻率控制字在參考時鐘控制下實現(xiàn)相位累加,截取相位累加器高位產(chǎn)生波形存儲器的

8、讀數(shù)地址。由于波形存儲器類似一維向量表,僅需給地址便可取數(shù)據(jù)。那么將相位累加器輸出的相位高位作為輸入的地址,波形存儲器內(nèi)部存儲的是每一個相位對應(yīng)的幅度信息。每次訪問一個地址,就輸出一個幅度值數(shù)據(jù)。根據(jù)相位與幅度的對應(yīng)關(guān)系獲得幅值信息,將幅值信息送往D/A轉(zhuǎn)換器,再經(jīng)過濾波器即可得到一定頻率的輸出信號。以固定的速度繞相位環(huán)旋轉(zhuǎn)的矢量導(dǎo)致了一個完整周期正弦波的輸出。如果向累加器輸入的頻率控制字改變時,矢量在相位環(huán)上的訪問速度會相應(yīng)改變,則輸出信號的頻率也會改變,即可實現(xiàn)頻率可調(diào)。由于兼有這三個方面的優(yōu)勢,DDS技術(shù)便成為本次系統(tǒng)設(shè)計中信號產(chǎn)生部分的首選。在本設(shè)計作品的實際過程中,我利用ALTERA

9、提供的Quartus及NIOS在實際的硬件實現(xiàn)上做到高速無縫連接,并利用SOPC設(shè)計理念將PLD的最高度設(shè)計抽象,彌補了軟件和硬件同時集成的空白,由于SOPC Builder是把所有和處理器子系統(tǒng)相關(guān)的底層詳細(xì)資料集中到單個工具中,它具有直觀的圖形用戶接口及自動完成系統(tǒng)集成工作,可直觀地連接總線體系,分配從設(shè)備端的仲裁優(yōu)先級,這樣就極大的方便了我們的軟硬件協(xié)同設(shè)計工作。整個系統(tǒng)分為硬件和軟件兩個部分。硬件部分包括:A/D轉(zhuǎn)換模塊、鍵盤顯示模塊和D/A轉(zhuǎn)換模塊,其中鍵盤顯示模塊采 用開發(fā)板上所提供的四個按鍵、兩個七段數(shù)碼管、LED和LCD液晶顯示、A/D、D/A、DDS、RAM、ROM模塊;軟件

10、部分包括對鍵盤顯示及整個系統(tǒng)聯(lián)調(diào)的NIOS控制編程。一、 硬件部分系統(tǒng)硬件框圖如圖4所示: 圖4 系統(tǒng)硬件框圖1、鍵盤顯示模塊:鍵盤模塊包括八鍵開關(guān)和四個按鍵。四個按鍵中功能分別為:功能切換鍵,加鍵,減鍵和確認(rèn)鍵。顯示模塊主要由七段數(shù)碼管、LED和LCD三部分組成。其中七段數(shù)碼管用于功能識別顯示,LED用于確認(rèn)鍵識別,而主要的詳細(xì)數(shù)據(jù)及模式信息由LCD顯示實現(xiàn)。2、A/D、D/A轉(zhuǎn)換模塊:A/D模塊所用器件是ADS7841,它是一個4通道、12位采樣的模擬/數(shù)字轉(zhuǎn)換器。D/A 轉(zhuǎn)換模塊所用器件為DAC7611,它是工作在工業(yè)溫度范圍內(nèi)的12位數(shù)字/模擬轉(zhuǎn)換器。一幀12位數(shù)據(jù)完成D/A轉(zhuǎn)換需要1

11、2個CLK,而這12個CLK是由系統(tǒng)時鐘30分頻產(chǎn)生。系統(tǒng)時鐘為33.333MHz,經(jīng)30分頻后所得的D/A轉(zhuǎn)換速率應(yīng)為33.333MHz /30=1.1111 MHz。而訪問ROM表的時鐘頻率應(yīng)與D/A轉(zhuǎn)換速率同步,所以輸出波形的頻率受到D/A 轉(zhuǎn)換器的限制。如果一個周期訪問8個數(shù)值,則輸出模擬信號的頻率最高為 1.1111 MHz /8=138887.5Hz,這是理論上的最大頻率值。如果采用高速并行D/A轉(zhuǎn)換器,轉(zhuǎn)換速率會大幅提高。而本次設(shè)計采用串行D/A轉(zhuǎn)換器的主要原因是因為其能應(yīng)用于遠(yuǎn)程串行通信系統(tǒng)。3、DDS模塊:(1、相位累加器:相位累加器是DDS的核心部分,用于完成頻率控制字的相

12、位累加,隨頻率控制字的改變進(jìn)而實現(xiàn)調(diào)頻的功能。該功能用VHDL硬件描述語言編程實現(xiàn)(2、幅度調(diào)制:由ROM查表輸出的結(jié)果(10位與幅度控制字(2位通過一級乘法器實現(xiàn),乘法器利用開發(fā)平臺內(nèi)部的快速定制功能對生成的乘法器進(jìn)行定制。并附加一級鎖存單元可以等到波形數(shù)據(jù)穩(wěn)定后再向后級電路傳送,這樣就避免了毛刺的產(chǎn)生。4、ROM、RAM存儲器模塊:ROM存儲器實現(xiàn)任意波形數(shù)據(jù)的存儲,根據(jù)地址值從ROM表中查找出對應(yīng)的數(shù)據(jù),并將查表所得數(shù)據(jù)輸出到數(shù)字/模擬轉(zhuǎn)換模塊。存儲器不僅要有程序來對它進(jìn)行控制,更為關(guān)鍵的是在其中存儲一個、二分之一或四分之一波形的數(shù)據(jù)。RAM模塊用于信號的采集處理過程中,A/D轉(zhuǎn)換器完成

13、對輸入模擬信號256個點的采樣,從A/D轉(zhuǎn)換器輸出的采樣數(shù)據(jù)個數(shù)為256個,所以RAM的地址位數(shù)應(yīng)為8位軟件部分設(shè)計框圖如圖7所示: 圖7 軟件設(shè)計框圖1、鍵盤顯示控制模塊:利用NIOS實現(xiàn)鍵盤的過程中,由于設(shè)計板所提供的僅有四個的按鍵及八個開關(guān)?；旧?鍵盤顯示的控制部分均由PIO賦值及利用其固有的宏命令編制C語言加以實現(xiàn)。2、整個系統(tǒng)聯(lián)調(diào)的NIOS控制編程:編制C程序?qū)崿F(xiàn)鍵盤顯示模塊、DDS模塊及A/D、D/A轉(zhuǎn)換模塊的控制,其中大量采用了PIO賦值并利用條件語句進(jìn)行判斷狀態(tài),PIO送入不同的相應(yīng)輸入字。五、系統(tǒng)特點根據(jù)實際測量指標(biāo),在頻率無論是低頻還是高頻都具有很好的頻率調(diào)整精度。其相對

14、誤差的數(shù)學(xué)期望都在10-7數(shù)量級上,完全可以達(dá)到我們的信號發(fā)生器的功能指標(biāo),同時這樣的產(chǎn)品精度也是市場上類似產(chǎn)品所不能比擬的。由于對于晶振而言,其精度也就是10-7,由此, 我們設(shè)計實現(xiàn)的信號源精度已經(jīng)達(dá)到了針對晶振的精度極限。在具體的設(shè)計實現(xiàn)過程中,我們強調(diào)抓住每個具體細(xì)節(jié)的穩(wěn)定性。如在硬件乘法器方面,我們都在其后端加入了鎖存單元,利用邊緣觸發(fā)防止不定或過多毛刺的產(chǎn)生,從而實現(xiàn)了近乎理想的基于DDS理論的信號產(chǎn)生與處理功能。六、總結(jié)引入SOPC的設(shè)計理念,無疑就是一場IC革命的必然延續(xù)。就我們的設(shè)計而言,對基于SOPC理念的NIOS系統(tǒng)設(shè)計從掌握到充分的運用到實際設(shè)計過程中,大概不超過半個月

15、的時間,這點就充分地體現(xiàn)了它的短開發(fā)周期優(yōu)勢。其次,對NIOS而言它是一種軟核處理器,因此其硬件可任意添加刪除,從而提高了整個系統(tǒng)的運行效果也降低了設(shè)計成本。同時對設(shè)計人員的技術(shù)要求可以大大降低。再者,在我們的實際設(shè)計過程中由于需要大量的乘除運算,無疑利用類似于NIOS的微處理器很容易實現(xiàn),可避免完全利用硬件描述語言編寫所出現(xiàn)的大量毛刺及工作量。本文作者創(chuàng)新點:能夠利用FPGA器件參考DDS理論配合Nios軟核微處理器技術(shù),設(shè)計實現(xiàn)多種波形數(shù)字幅度頻率可調(diào)的精確調(diào)頻發(fā)生器。該技術(shù)的創(chuàng)新點在于輸出的調(diào)頻信號頻率從0.0Hz138887.5000Hz,最小步進(jìn)可達(dá)到為0.0001Hz。在我們對頻率

16、的測試結(jié)果中,無論是低頻還是高頻都具有很好的頻率調(diào)整精度。其相對誤差的數(shù)學(xué)期望都在10-7數(shù)量級上。因此就信號的頻率精度可靠性而言,與技術(shù)相比具有一定的優(yōu)勢。七、參考文獻(xiàn)1 Analog Devices Inc. CMOS 300 MSPS Quarature Complete-DDS AD9854S.20022 Texas Instruments Incorporated. Analog/Mixed-Signal Products Designers Guide . June 20013 Altera Corporation. Nios Tutorial . July 20034 辛春艷:V

17、HDL硬件描述語言,國防工業(yè)出版社,2002年。5 侯伯亨顧新:VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計,西安電子科技大學(xué)出版社,1999年。6 曾海劉澤:基于SOC單片機的智能控制器設(shè)計,微計算機信息,第6-2期P67-69頁 2006年6月。作者簡介:z張偉(1983-,男(漢族,北京市海淀區(qū),北京天航信民航通信網(wǎng)絡(luò)發(fā)展有限公司,工程師,主要研究方向為嵌入式系統(tǒng)和網(wǎng)絡(luò)通信產(chǎn)品。z張燕峰(1973-,男(漢族,北京市海淀區(qū),北京天航信民航通信網(wǎng)絡(luò)發(fā)展有限公司,研發(fā)經(jīng)理,主要研究方向為嵌入式系統(tǒng)和網(wǎng)絡(luò)通信產(chǎn)品。Biography:ZhangWei (1983- Male (the Han nationality, Haid