恢復(fù)余數(shù)法定點原碼一位除法器的設(shè)計

1、*課 程 設(shè) 計 報 告課程設(shè)計名稱：計算機組成原理課程設(shè)計課程設(shè)計題目：恢復(fù)余數(shù)法定點原碼一位除法器的設(shè)計院（系）：*專 業(yè)：*班 級：*學(xué) 號：*姓 名：*指導(dǎo)教師：*完成日期：*目 錄第1章 總體設(shè)計方案11.1 設(shè)計原理11.2 設(shè)計思路11.3 設(shè)計環(huán)境3第2章 詳細設(shè)計方案42.1 頂層方案圖的設(shè)計與實現(xiàn)4創(chuàng)建頂層圖形設(shè)計文件4器件的選擇與引腳鎖定52.1.3 編譯、綜合、適配62.2 功能模塊的設(shè)計與實現(xiàn)6寄存器模塊的設(shè)計與實現(xiàn)6數(shù)據(jù)選擇器模塊的設(shè)計與實現(xiàn)8補碼器模塊的設(shè)計與實現(xiàn)12加法器模塊的設(shè)計與實現(xiàn)13移位寄存器模塊的設(shè)計與實現(xiàn)152.3 仿真調(diào)試18第3章 編程下載與硬件

2、測試203.1 編程下載203.2 硬件測試及結(jié)果分析20參考文獻22附 錄（電路原理圖）23第1章 總體設(shè)計方案1.1 設(shè)計原理定點原碼一位除法器的原理是根據(jù)人工進行二進制除法的規(guī)則：判斷被除數(shù)與除數(shù)的大小，若被除數(shù)小，則上商0，并在余數(shù)最低位補0，再用余數(shù)和右移一位的除數(shù)比，若夠除，則上商1，否則上商0。然后繼續(xù)重復(fù)上述步驟，直到除盡（即余數(shù)為0）或已得到的商的位數(shù)滿足精度要求為止。上述計算方法要求加法器的位數(shù)為除數(shù)位數(shù)的兩倍。但分析后，會發(fā)現(xiàn)右移除數(shù)，可以通過左移被除數(shù)（余數(shù)）來代替，左移出界的被除數(shù)（余數(shù)）的高位都是無用的0，對運算不會產(chǎn)生任何影響。另外，上商0還是1是計算者用觀察比較

3、的辦法確定的，而計算機只能用做減法判斷結(jié)果的符號為負還是為正來確定。當(dāng)差為負時，上商為0，同時還應(yīng)把除數(shù)再加到差上去，恢復(fù)余數(shù)為原來的正值之后再將其左移一位。若減得的差為0或為正值時，就沒有恢復(fù)余數(shù)的操作，上商為1，余數(shù)左移一位。1.2 設(shè)計思路恢復(fù)余數(shù)法定點原碼一位除法器的整體設(shè)計主要包含五個部分，分別是寄存器、數(shù)據(jù)選擇器、補碼器、加法器以及移位寄存器。l 寄存器 數(shù)據(jù)選擇器選擇數(shù)據(jù)寄存器：寄存被除數(shù)X和余數(shù)的其中一個，6位二進制數(shù)（包含2位符號位），D觸發(fā)器，上升沿觸發(fā)；除數(shù)寄存器：寄存除數(shù)Y，6位二進制數(shù)（包含2位符號位），D觸發(fā)器，上升沿觸發(fā)；余數(shù)寄存器：寄存余數(shù)，6位二進制數(shù)（包含2

4、位符號位），D觸發(fā)器，上升沿觸發(fā)；l 數(shù)據(jù)選擇器選擇器A：“與”門邏輯電路，選擇輸出0和除數(shù)Y的其中一個。當(dāng)輸入低電平時，輸出0；當(dāng)輸入高電平時，輸出除數(shù)Y；選擇器B：“與”門邏輯電路，選擇輸出被除數(shù)X和余數(shù)的其中一個。當(dāng)輸入低電平時，輸出被除數(shù)；當(dāng)輸入高電平時，輸出余數(shù)；l 補碼器：將除數(shù)Y的4位有效二進制數(shù)取反加一，求其Y補；l 加法器加法器A：將數(shù)據(jù)選擇器選擇數(shù)據(jù)寄存器中的值和Y補求和，判斷結(jié)果正負，決定上商0還是上商1；加法器 B：若加法器A中的結(jié)果為負，將結(jié)果加除數(shù)Y，恢復(fù)余數(shù)；l 移位寄存器移位寄存器：實現(xiàn)移位功能，將被除數(shù)（余數(shù)）左移；商移位寄存器：寄存每一次計算所得的商，依次左

5、移得到最終結(jié)果商?；謴?fù)余數(shù)法定點原碼一位除法器的底層、頂層的設(shè)計都采用原理圖設(shè)計輸入方式，經(jīng)編譯、調(diào)試后形成*.bit文件并下載到FPGA XCV200可編程邏輯芯片中，經(jīng)硬件測試驗證設(shè)計的正確性。其原理框圖如圖1.1所示。圖1.1 恢復(fù)余數(shù)法除法器的原理框圖1.3 設(shè)計環(huán)境l 硬件環(huán)境：偉福COP2000型計算機組成原理實驗儀、FPGA實驗板、微機；l EDA環(huán)境：Xilinx Foundation F3.1 設(shè)計工具、COP2000仿真軟件。第2章 詳細設(shè)計方案2.1 頂層方案圖的設(shè)計與實現(xiàn)設(shè)計采用自上而下的設(shè)計方法，頂層方案圖實現(xiàn)恢復(fù)余數(shù)法定點原碼一位除法器的邏輯功能，采用原理圖設(shè)計輸入

6、方式完成，電路實現(xiàn)基于FPGA XV200可編程邏輯芯片。在完成原理圖的功能設(shè)計后，把輸入/輸出信號安排到FPGA XV200指定的引腳上去，實現(xiàn)芯片的引腳鎖定。2.1.1創(chuàng)建頂層圖形設(shè)計文件頂層圖形文件主要由三個寄存器模塊（U2、U5、U7）、兩個數(shù)據(jù)選擇器模塊、一個補碼器模塊、兩個加法器模塊以及兩個移位寄存器模塊組裝而成的一個完整的設(shè)計實體。可利用Xilinx Foundation F3.1模塊實現(xiàn)頂層圖形文件的設(shè)計，頂層圖形文件結(jié)構(gòu)如圖2.1所示。圖2.1 定點原碼一位除法器頂層圖形文件結(jié)構(gòu)圖2.1中P81、P82、P84、P85、P86、P87為從高位到低位被除數(shù)輸入端；P96、P97

7、、P100、P101、P102、P103為從高位到低位除數(shù)輸入端；P213為脈沖信號輸入端；P73為始能端，開始時為低電平，以后一直處于高電平； P217、P218、P220、P221、P222、P223為從高位到低位余數(shù)輸出端；P231、P232、P234、P235為從高位到低位商的輸出端。2.1.2器件的選擇與引腳鎖定(1)器件的選擇由于硬件設(shè)計環(huán)境是基于偉福COP2000型計算機組成原理實驗儀和FPGA XV200實驗板，故采用的目標(biāo)芯片為Xlinx FPGA XV200可編程邏輯芯片。(2)引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到Xlinx FPGA XV200芯片指定的引腳上去

8、，實現(xiàn)芯片的引腳鎖定，各信號及Xlinx FPGA XV200芯片引腳對應(yīng)關(guān)系如表2.1所示。表2.1 信號和芯片引腳對應(yīng)關(guān)系元件符號中的輸入/輸出信號FPGA芯片引腳A5P81A4P82A3P84A2P85A1P86A0P87CLKP213SP73B5P96B4P97B3P100B2P101B1P102B0P103OUT5P178/P217OUT4P184/P218OUT3P185/P220OUT2P203/P221OUT1P111/P222OUT0P110/P223S3P108/P231S2P109/P232S1P124/P234S0P125/P235 編譯、綜合、適配利用Xilinx F

9、oundationF3.1編譯器對頂層圖形文件進行編譯、綜合、優(yōu)化、邏輯分割、適配和布線，生成可供時序仿真的文件和器件下載編程文件。2.2 功能模塊的設(shè)計與實現(xiàn)定點原碼一位除法器（恢復(fù)余數(shù)）的底層圖形文件是由10個模塊組裝而成的一個完整的設(shè)計實體。可利用Xilinx Foundation F3.1 ECS模塊實現(xiàn)底層圖形文件的設(shè)計，底層模塊包括三個寄存器模塊、兩個數(shù)據(jù)選擇器模塊、一個補碼器模塊、兩個加法器模塊以及兩個移位寄存器模塊，由Xilinx FPGA XV200可編程邏輯芯片分別實現(xiàn)。2.2.1寄存器模塊的設(shè)計與實現(xiàn) (1)創(chuàng)建寄存器原理圖內(nèi)部主要用到D觸發(fā)器，當(dāng)上升沿到來時，輸出與D端

10、相同值，下降沿時，保持數(shù)值不變，實現(xiàn)寄存功能。其原理圖如圖2.2所示。圖2.2 寄存器原理圖(2)創(chuàng)建元件圖形圖2.3 寄存器元件圖形符號 為了能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用此芯片，需要為A1芯片創(chuàng)建一個元件圖形，可用Xilinx Foundation F3.1編譯器的Create Symbol模塊實現(xiàn)，CLOCK為控制端,B0B5為輸入端，F(xiàn)0F5為輸出端。其元件圖形如圖2.3所示。(3)功能描述：上升沿觸發(fā)，用于寄存數(shù)據(jù)。三個寄存器分別寄存通過數(shù)據(jù)選擇器選擇的被除數(shù)和余數(shù)的其中一個，除數(shù)還有余數(shù)。 (4)功能仿真對創(chuàng)建的寄存器模塊進行功能仿真，驗證其功能的正確性，可用Xilin

11、x Foundation F3.1編譯器Simulator模塊實現(xiàn)。其仿真圖如圖2.4所示。圖2.4 寄存器仿真圖2.2.2數(shù)據(jù)選擇器模塊的設(shè)計與實現(xiàn)1. 選擇器A（選擇輸出0和除數(shù)Y）(1)創(chuàng)建選擇器模塊原理圖 選擇器內(nèi)部主要由與門構(gòu)成，控制信號分別與各輸入數(shù)據(jù)相與，因此當(dāng)控制信號為電平時，輸出都為0，當(dāng)控制信號為高電平時，輸出為輸入數(shù)據(jù)。其原理圖如圖2.5所示。圖2.5 選擇器模塊原理圖(2)創(chuàng)建元件圖形 H0H5為輸入端，F(xiàn)0F5為輸出端，C為控制端。其元件圖如圖2.6所示。圖2.6 選擇器模塊元件圖形符號(3)功能描述：當(dāng)控制信號為高電平時，輸出為輸入值除數(shù)Y；當(dāng)控制信號為低電平時，輸

12、出全為0。實現(xiàn)當(dāng)余數(shù)為負時將其恢復(fù)為正數(shù)的功能。(4)功能仿真對創(chuàng)建的選擇器模塊進行功能仿真，驗證其功能的正確性，可用Xilinx Foundation F3.1編譯器Simulator模塊實現(xiàn)。仿真結(jié)果如圖2.7所示。圖2.7 選擇器模塊仿真圖2. 數(shù)據(jù)選擇器B（二選一數(shù)據(jù)選擇器：選擇輸出被除數(shù)X和余數(shù)）(1)創(chuàng)建二選一數(shù)據(jù)選擇器原理圖二選一數(shù)據(jù)選擇器內(nèi)部主要利用六個二選一芯片，當(dāng)控制信號為高電平時，選擇B，輸出B中數(shù)據(jù)；當(dāng)控制信號為低電平時，選擇A，輸出為A中數(shù)據(jù)。其原理圖如圖2.8所示。圖2.8 二選一數(shù)據(jù)選擇器原理圖其中，數(shù)據(jù)選擇器邏輯框圖如圖2.9所示。圖2.9 二選一數(shù)據(jù)選擇器邏輯

13、框圖(2)創(chuàng)建元件圖形A、B、A0A5、B0B5為輸入端，S、C0C5為輸出端，CO為控制端。其元件圖如圖2.10所示。圖2.10 二選一數(shù)據(jù)選擇器元件圖形符號(3)功能描述：實現(xiàn)對兩組數(shù)據(jù)的二選一功能，每一時刻只能輸出兩組數(shù)據(jù)中的一組，選擇被除數(shù)和余數(shù)的其中一個。(4)功能仿真對創(chuàng)建的二選一數(shù)據(jù)選擇器模塊進行功能仿真，驗證其功能的正確性，可用Xilinx Foundation F3.1編譯器Simulator模塊實現(xiàn)。仿真結(jié)果如圖2.11所示。圖2.11 二選一數(shù)據(jù)選擇器仿真圖2.2.3補碼器模塊的設(shè)計與實現(xiàn)(1)創(chuàng)建補碼器原理圖補碼器模塊內(nèi)部用到了一個ADD4芯片，以對除數(shù)Y求其Y補,通過

14、對輸入的二進制數(shù)的四位有效數(shù)字實行取反加1操作。其原理圖如圖2.12所示。圖2.12 補碼器模塊原理圖(2)創(chuàng)建元件圖形 Y0Y3為輸入端，B0B3為輸出端。其圖形如圖2.13所示。圖2.13 補碼器模塊元件圖形符號(3)功能描述：對輸入的除數(shù)Y的四位有效二進制數(shù)，進行取反加1操作，求得Y補。(4)功能仿真對創(chuàng)建的補碼器模塊進行功能仿真，驗證其功能的正確性，可用Xilinx Foundation F3.1編譯器Simulator模塊實現(xiàn)，Y3為高位，B3也為高位。仿真結(jié)果如圖2.14所示。圖2.14 補碼器模塊仿真圖2.2.4加法器模塊的設(shè)計與實現(xiàn)(1)創(chuàng)建加法器原理圖加法器內(nèi)部主要用到ADD

15、S加法芯片以及一些與非門，先將輸入的六位二進制數(shù)轉(zhuǎn)換成八位，即在高位加兩個零，然后進行加法運算。最后，將得到的數(shù)據(jù)輸出低六位。其原理圖如圖2.15所示。圖2.15 加法器原理圖(2)創(chuàng)建元件圖形為了能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用此芯片，需要為FPGA XV200芯片創(chuàng)建一個元件圖形，可用Xilinx Foundation F3.1編譯器的Create Symbol模塊實現(xiàn)，A0A5、B0B5是輸入端，S0S5是輸出端。其元件圖形如圖2.16所示。圖2.16 加法器元件圖形符號(3)功能描述：輸入兩組數(shù)據(jù)，對其求和。兩個加法器分別將數(shù)據(jù)選擇器選擇數(shù)據(jù)寄存器中的值和Y補求和以及所得余數(shù)

16、為負時將余數(shù)和Y以恢復(fù)余數(shù)的求和。(4)功能仿真對創(chuàng)建的加法器模塊進行功能仿真，驗證其功能的正確性，可用Xilinx Foundation F3.1編譯器Simulator模塊實現(xiàn)。仿真結(jié)果如圖2.17所示。圖2.17 加法器仿真圖2.2.5移位寄存器模塊的設(shè)計與實現(xiàn)1.移位寄存器(1)創(chuàng)建移位寄存器原理圖 移位寄存器內(nèi)部主要用到了與門和非門，依次將數(shù)據(jù)從低位傳給高位，最低位補零。其原理圖如圖2.18所示。圖2.18 移位寄存器原理圖(2)創(chuàng)建元件圖形為了能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用此芯片，需要為YIWEI芯片創(chuàng)建一個元件圖形，可用Xilinx Foundation F3.1編譯

17、器的Create Symbol模塊實現(xiàn)，A0A4是輸入端，B0B5是輸出端。其元件圖形如圖2.19所示。圖2.19 移位寄存器元件圖形符號(3)功能描述：將輸入的數(shù)據(jù)左移一位。即將被除數(shù)（余數(shù)）左移一位以進行下一步運算。(4)功能仿真對創(chuàng)建的移位寄存器模塊進行功能仿真，驗證其功能的正確性，可用Xilinx Foundation F3.1編譯器Simulator模塊實現(xiàn)。仿真結(jié)果如圖2.20所示。圖2.20 移位寄存器仿真圖2.商移位寄存器(1)創(chuàng)建商移位寄存器原理圖商移位寄存器內(nèi)部主要用到了D觸發(fā)器，CLK信號依次到達上升沿時促使D觸發(fā)器工作，依次將后一位數(shù)據(jù)傳遞給前一位。其原理圖如圖2.21

18、所示。圖2.21 商移位寄存器原理圖(2)創(chuàng)建元件圖形 為了能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用此芯片，需要為SHANGYIWEIJICUN芯片創(chuàng)建一個元件圖形，可用Xilinx foundation F3.1編譯器的Create Symbol模塊實現(xiàn)，CLK為控制端，C是輸入端，Q0Q3是輸出端。其元件圖如圖2.22所示。圖2.22 商移位寄存器元件圖形符號(3)功能描述：依次將得到的上商結(jié)果左移并寄存,實現(xiàn)對商的寄存。(4)功能仿真對創(chuàng)建的商移位寄存器模塊進行功能仿真，驗證其功能的正確性，可用Xilinx Foundation F3.1編譯器Simulator模塊實現(xiàn)。仿真結(jié)果如圖2

19、.23所示。圖2.23 商移位寄存器仿真圖2.3 仿真調(diào)試仿真調(diào)試主要驗證設(shè)計電路邏輯功能、時序的正確性，本設(shè)計中主要采用功能仿真方法對設(shè)計的電路進行仿真。(1)建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)，選定的仿真信號和設(shè)置的參數(shù)如表2.2所示。表2.2 仿真信號選擇和參數(shù)設(shè)置輸 入 信 號輸 出 信 號A50OUT50A40OUT40A30OUT30A20OUT20A11OUT11A00OUT00B50S30B40S21B30S10B21S01B11B00S先0后1CLK脈沖信號(2)功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖2.24

20、所示，與表2.2的內(nèi)容進行對比，可以看出功能仿真結(jié)果是正確的，進而說明電路設(shè)計的正確性。圖2.24 功能仿真波形結(jié)果第3章 編程下載與硬件測試3.1 編程下載利用Xilinx Foundation F3.1的編程下載功能，將得到的*.bit文件下載到FPGA XV200實驗板的FPGA XV200可編程邏輯芯片中。3.2 硬件測試及結(jié)果分析利用FPGA XV200實驗板進行硬件功能測試。恢復(fù)余數(shù)法定點原碼一位除法器的輸入數(shù)據(jù)通過FPGA XV200實驗板的輸入開關(guān)實現(xiàn)，輸出數(shù)據(jù)通過FPGA XV200實驗板的數(shù)碼顯示管和發(fā)光二極管實現(xiàn)，其對應(yīng)關(guān)系如表3.1所示。表3.1 FPGA實驗板信號對應(yīng)

21、關(guān)系FPGA芯片引腳信號FPGA實驗板輸入A0A5K1輸入B0B5K0控制信號SK2脈沖信號CLKCLOCK輸出OUT0OUT5S0/A0A5輸出S0S3S1/B0B3利用表2.2中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個測試輸出結(jié)果，即用FPGA XV200實驗板的開關(guān)K1、K0、K2輸入數(shù)據(jù)，同時觀察數(shù)碼顯示管和發(fā)光二極管顯示結(jié)果，得到如圖3.1所示的硬件測試結(jié)果。通過觀察和比較，發(fā)現(xiàn)圖3.1輸出結(jié)果和表2.2輸出結(jié)果相符合，說明編程下載后硬件測試結(jié)果是正確的，所以該電路設(shè)計正確。圖3.1 硬件測試結(jié)果圖參考文獻1 曹昕燕. EDA技術(shù)實驗與課程設(shè)計M.北京:清華大學(xué)出版社,20062 范延濱.微型計算機系統(tǒng)原理、接口與EDA設(shè)計技術(shù)M.北京:北京郵電大學(xué)出版社,20063 王愛英.計