基于VHDL的直流電機(jī)調(diào)速系統(tǒng)

1、 北華大學(xué)電子系統(tǒng)綜合實(shí)習(xí)報(bào)告 直流電機(jī)數(shù)字調(diào)速系統(tǒng)設(shè)計(jì)學(xué) 院： 電氣信息工程學(xué)院專 業(yè)： 通信工程班 級(jí)： 通信14-2 姓 名： 秦帝 學(xué) 號(hào)： 20指導(dǎo)教師： 董 勝 山傳文 實(shí)習(xí)日期： 2015.9.59.16目 錄目錄一.實(shí)習(xí)題目 3二.實(shí)習(xí)目的 3三.實(shí)習(xí)技術(shù)要求 1、 VHDL簡(jiǎn)介 32 、QuartusII簡(jiǎn)介 4四.實(shí)現(xiàn)原理 4五.模塊設(shè)計(jì)1、8進(jìn)制計(jì)器 52、18進(jìn)制計(jì)數(shù)器 63、 字顯示控制模塊74、 直流電機(jī)驅(qū)動(dòng)原理六.仿真 15七.參考文獻(xiàn)19八.教師評(píng)語(yǔ)20一、實(shí)習(xí)題目：直流電機(jī)數(shù)字調(diào)速系統(tǒng)設(shè)計(jì)要求：（1）實(shí)現(xiàn)直流電機(jī)的數(shù)字調(diào)速系統(tǒng)整體設(shè)計(jì)。 （2）流電機(jī)的選型及驅(qū)

2、動(dòng)電路設(shè)計(jì)、光電編碼器接口設(shè)計(jì)。（3）編寫(xiě)軟件實(shí)現(xiàn)直流電機(jī)的數(shù)字調(diào)速PID控制功能。二、實(shí)習(xí)目的：1）硬件實(shí)訓(xùn)目的：1熟悉EDA實(shí)驗(yàn)箱的基本工作原理。2熟悉并掌握EDA實(shí)驗(yàn)箱各個(gè)模式的功能。3提高學(xué)生的動(dòng)手能力。2）軟件實(shí)訓(xùn)目的：1 熟悉并掌握quartus軟件的使用。2 熟練的使用原理圖輸入設(shè)計(jì)方法，VHDL語(yǔ)言編寫(xiě)程序，進(jìn)一步了解和掌握各個(gè)程序語(yǔ)言，提高編程的熟練程度。3 掌握基本器件設(shè)計(jì)的方法思想，如計(jì)數(shù)器；掌握點(diǎn)陣LED顯示字的基本原理。4 拓寬學(xué)生知識(shí)面，增強(qiáng)工程意識(shí)，培養(yǎng)學(xué)生的分析和解決實(shí)際問(wèn)題的能力。5 提高學(xué)生的動(dòng)手能歷。三、實(shí)習(xí)技術(shù)與要求：1 、 VHDL簡(jiǎn)介介于目前，電子系

3、統(tǒng)正向集成化、大規(guī)模和高速度的方向發(fā)展，傳統(tǒng)的門級(jí)描述方法顯得過(guò)于瑣碎，難以掌控。VHDL（Very High Speed Integrated Circuit Hardware Description Language）是美國(guó)國(guó)防部與1983年發(fā)起創(chuàng)建，并在1987年作為“IEEE標(biāo)準(zhǔn)1067”發(fā)布，它是一種全方位的硬件描述語(yǔ)言通常適用于系統(tǒng)行為級(jí)和寄存器傳輸級(jí)（RTL）的描述，整個(gè)自頂向下或自底向上的電路計(jì)。過(guò)程都可以用VHDL來(lái)完成。它允許設(shè)計(jì)者用它來(lái)進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合，它是目前應(yīng)用最為廣泛

4、的一種硬件描述語(yǔ)言。使用VHDL進(jìn)行自頂向下的設(shè)計(jì)，即為使用VHDL模型在所有的綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說(shuō)明、建模以及仿真測(cè)試。此外，VHDL還有如下優(yōu)點(diǎn)：由于其寬泛的描述能力，VHDL成為高層設(shè)計(jì)的核心，設(shè)計(jì)人員只需花較少的精力在物理實(shí)現(xiàn)上而把工作重心轉(zhuǎn)移到系統(tǒng)功能的實(shí)現(xiàn)和調(diào)試上；VHDL是一種標(biāo)準(zhǔn)語(yǔ)言，其可移植性好，而且其設(shè)計(jì)不依賴特定的器件，工藝轉(zhuǎn)換方便；VHDL代碼簡(jiǎn)潔明確，使用起來(lái)靈活方便且易于結(jié)果的交流、保留和重用。由于能夠進(jìn)行編程、除錯(cuò)、再編程和重復(fù)操作，可以充分地進(jìn)行設(shè)計(jì)開(kāi)發(fā)和驗(yàn)證，以便適用于不同情形的需要，延長(zhǎng)了其產(chǎn)品再市場(chǎng)地的壽命。2、 QuartusII簡(jiǎn)介本次設(shè)計(jì)是基于

5、Altera公司的QuartusII軟件。Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模塊庫(kù)，使用它，可以簡(jiǎn)化設(shè)計(jì)的復(fù)雜性，加快設(shè)計(jì)速度。QuartusII平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。此外，QuartusII通過(guò)和

6、DSP Builder工具與Matlab/SIMULINK相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件設(shè)計(jì)、可編程邏輯設(shè)計(jì)于一體，是一種綜性的開(kāi)發(fā)平臺(tái)。四、實(shí)驗(yàn)原理：一臺(tái)直流電機(jī)原則上既可以作為電動(dòng)機(jī)運(yùn)行，也可以作為發(fā)電機(jī)運(yùn)行，這種原理在電機(jī)理論中稱為可逆轉(zhuǎn)原理。當(dāng)原動(dòng)機(jī)驅(qū)動(dòng)電樞繞組在主磁極N、S之間旋轉(zhuǎn)時(shí)，電樞繞組上感生出電動(dòng)勢(shì)，經(jīng)電刷、換向器裝置整流為直流后，引向外部負(fù)載（或電網(wǎng)），對(duì)外供電，此時(shí)電機(jī)做直流發(fā)電機(jī)運(yùn)行。如用外部直流電源，經(jīng)電刷換向器裝置將直流電流引向電樞繞組，則此電流與主磁極N、S產(chǎn)生的磁場(chǎng)互相作用，產(chǎn)生轉(zhuǎn)矩，驅(qū)動(dòng)

7、轉(zhuǎn)子與連接于其上的機(jī)械負(fù)載工作，此時(shí)電機(jī)做直流電動(dòng)機(jī)運(yùn)行。直流電機(jī)控制電路主要由三部分組成：FPGA中PWM脈寬調(diào)制信號(hào)產(chǎn)生電路；工作/停止控制和正/反轉(zhuǎn)方向控制電路；片外功率放大電路和H橋正/反轉(zhuǎn)功率驅(qū)動(dòng)電路。在CLK0的作用下，鋸齒波計(jì)數(shù)器輸出周期性線性增加的鋸齒波，當(dāng)計(jì)數(shù)值小于設(shè)定值時(shí)，數(shù)字比較器輸出低電平，當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí)，數(shù)字比較器輸出高電平，由此產(chǎn)生周期性的PWM波形。分頻模塊和計(jì)數(shù)模塊共同控制輸出頻率。旋轉(zhuǎn)方向控制電路控制直流電動(dòng)機(jī)轉(zhuǎn)向及啟動(dòng)/停止，該電路由兩個(gè)2選1選擇器組成Z/F鍵控制選擇PWM波形從正端Z進(jìn)入H橋，還是從負(fù)端F進(jìn)入H橋，以控制電機(jī)的轉(zhuǎn)動(dòng)方向。START鍵

8、通過(guò)“與”門控制PWM的輸出實(shí)現(xiàn)對(duì)電機(jī)的工作/停止控制。H橋電路由大功率晶體管組成，PWM波形通過(guò)方向控制送到H橋，經(jīng)功率放大以后驅(qū)動(dòng)電機(jī)轉(zhuǎn)動(dòng)。五、模塊設(shè)計(jì) 本小組設(shè)計(jì)的直流電機(jī)調(diào)速系統(tǒng)，由五個(gè)模塊構(gòu)成。底層模塊分別為：分頻器模塊，標(biāo)準(zhǔn)計(jì)數(shù)器模塊，加速器模塊和比較器模塊。最終經(jīng)由頂層模塊把底層模塊連接成一個(gè)整體，共同構(gòu)成直流電機(jī)調(diào)速系統(tǒng)。5.1 分頻器模塊該系統(tǒng)需要輸出頻率為10KHz，通過(guò)該分頻模塊將實(shí)驗(yàn)板上50MHZ的輸出頻率降低到實(shí)驗(yàn)要求。5.2 標(biāo)準(zhǔn)計(jì)數(shù)器模塊該模塊既是計(jì)數(shù)器模塊，計(jì)數(shù)時(shí)最大計(jì)數(shù)值為1，又與分頻模塊共同控制輸出頻率。該模塊的輸入頻率來(lái)自分頻模塊的100KHz，從而使直流

9、電機(jī)的輸出頻率等于10KHz。5.3 加速器程序設(shè)定值計(jì)數(shù)器設(shè)置PWM信號(hào)的占空比。當(dāng)U/D=1，輸入CLK2使設(shè)定值計(jì)數(shù)器的輸出值增加，PWM占空比增加，電機(jī)轉(zhuǎn)速加快。當(dāng)U/D=0，輸入CLK2，使設(shè)定值計(jì)數(shù)器的輸出值減小，PWM占空比減小，電機(jī)轉(zhuǎn)速變慢。5.4 比較器當(dāng)計(jì)數(shù)值小于設(shè)定值時(shí)數(shù)字比較器輸出低電平，當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí)，數(shù)字比較器輸出高電平，由此產(chǎn)生PWM波形。5.5 頂層模塊的設(shè)計(jì) 頂層模塊是貫穿所有底層模塊的連接器。運(yùn)用頂層可以輕松實(shí)現(xiàn)層次化的設(shè)計(jì)。運(yùn)用頂層設(shè)計(jì)首先要把元件例化。元件例化語(yǔ)句由兩部分構(gòu)成，前一部分是對(duì)一個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體定義為一個(gè)元件，第二部分則是此元件與當(dāng)前設(shè)

10、計(jì)實(shí)體中的相關(guān)端口的說(shuō)明，語(yǔ)句格式如下：首先在結(jié)構(gòu)體中聲明元件:COMPONENT <元件名> GENERIC(類屬參數(shù)說(shuō)明)； PORT(端口參數(shù)列表)；END COMPONENT;<標(biāo)號(hào)>: <元件名> GENERIC MAP(參數(shù)映射); PORT MAP(端口映射)；以上兩個(gè)部分語(yǔ)句在元件例化中都是必須存在的。第一部分語(yǔ)句是元件定義語(yǔ)句，相當(dāng)于對(duì)一個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體進(jìn)行封裝，使其只露出對(duì)外的接口界面。就像一個(gè)集成芯片之流出幾個(gè)引腳在外一樣，“類屬表”可列出端口的數(shù)據(jù)類型和參數(shù)，“端口表”可列出對(duì)外通信的各端口名。元件例化的第二部分語(yǔ)句即為元件例化語(yǔ)句。

11、其中，“例化名”是必須存在的，它類似為標(biāo)在當(dāng)前系統(tǒng)中的一個(gè)插座名?！霸眲t是準(zhǔn)備在此插座上插入的、已定義好的元件名。PORT MAP是端口映射的意思，其中的端口名是在元件定義語(yǔ)句中的端口名表中已定義好的元件端口的名字，連接端口名則是當(dāng)前系統(tǒng)與準(zhǔn)備接入的元件對(duì)應(yīng)端口相連的通信端口，相當(dāng)于插座上各插針的引腳名。元件例化時(shí)的端口列表可按位置關(guān)聯(lián)方法,如u1,這種方法要求的實(shí)參（該設(shè)計(jì)中連接到端口的實(shí)際信號(hào)，如ci，等）所映射的形參（元件的對(duì)外接口信號(hào)）的位置同元件聲明中的一樣；元件例化時(shí)的端口列表也可按名稱關(guān)聯(lián)方法映射實(shí)參與形參，如u2。格式為（形參1=>實(shí)參1，形參2=>實(shí)參2，&

12、#183;··）。這種方法與位置無(wú)關(guān)。參數(shù)化元件可增加元件例化的靈活性。所謂參數(shù)化元件是指元件的規(guī)模（或特性）可以通過(guò)引用參數(shù)的形式指定的一類元件。關(guān)聯(lián)法要求信號(hào)的位置十分重要，不能放錯(cuò)；而且，一旦位置關(guān)聯(lián)例化語(yǔ)句確定后，連接元件的源文件中的端口表內(nèi)的信號(hào)排列位置就不能再變動(dòng)，因此，一般不推薦使用此類關(guān)聯(lián)標(biāo)書(shū)來(lái)編程。頂層設(shè)計(jì)程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity top isport (keyin,min,clkin: in std_logic;pwm

13、 :out std_logic);end entity top;architecture fd1 of top iscomponemt jishuqi /調(diào)用常數(shù)發(fā)生器port(key,m:in std_logic;qw:out std_logic_vector(4 downto 0);end componemt;componemt cntb /調(diào)用鋸齒波發(fā)生器port(clkw: in std_logic; q:out std_logic_vector(4 downto 0);end componemt;componemt fenpin /調(diào)用分頻器port(clk:in std_logic

14、;clock:out std_logic);end componemt;componemt bijiaoqi /調(diào)用比較器port(dataa,datab:in std_logic_vector(4 downto 0);agb:out std_logic);end componemt;signal net1 : std_logic;signal net2，net3 : std_logic_vector(4 downto 0);beginu1 : jishuqi port map (key=>keyin,m=>min,qw=>net2);u2 : fenpin port map

15、 (clk=>clkin,clock=>net1);u3 : cntb port map (clkw=>net1,q=>net3);u4 : bijiaoqi port map (dataa=>net2,datab=>net3,agb=>pwm);end architecture fd1;5.6直流電機(jī)驅(qū)動(dòng)原理：主要采用L298N，通過(guò)單片機(jī)的I/O輸入改變芯片控制端的電平，即可以對(duì)電機(jī)進(jìn)行正反轉(zhuǎn)，停止的操作，輸入引腳與輸出引腳的邏輯關(guān)系圖為驅(qū)動(dòng)原理圖 實(shí)物圖模塊接口說(shuō)明+5V：芯片電壓5V。 VCC：電機(jī)電壓，最大可接50V。GND：共地接法。A-D

16、-：輸出端，接電機(jī)。AD+ ：為步進(jìn)電機(jī)公共端，模塊上接了VCC。EN1、EN2：高電平有效，EN1、EN2分別為 IN1和IN2、IN3和IN4的使能端。IN1 IN4：輸入端，輸入端電平和輸出端電平是對(duì)應(yīng)6、基于標(biāo)準(zhǔn)計(jì)數(shù)器的仿真 基于加速器的仿真基于比較器的仿真1：2：基于分頻模塊的仿真頂層文件的仿真 頂層設(shè)計(jì)留有四個(gè)端口，分別為clkin:時(shí)鐘信號(hào)輸入端，keyin:按鍵信號(hào)輸入端，min:方向信號(hào)輸入端，PWM:信號(hào)輸出端?？梢钥闯?，在時(shí)鐘信號(hào)下，當(dāng)min為高，keyin設(shè)定為按鍵按下的次數(shù)，可以看出，pwm輸出端產(chǎn)生了一個(gè)標(biāo)準(zhǔn)的pwm波形。七、 實(shí)習(xí)心得EDA實(shí)習(xí)就這樣結(jié)束了，通過(guò)E

17、DA的幾次實(shí)習(xí)，為我大體上了解了Quartus的用法以及實(shí)驗(yàn)箱的用法，還學(xué)會(huì)了簡(jiǎn)單的編程。相比于傳統(tǒng)的數(shù)字電路設(shè)計(jì)（基于原理圖，采用試湊設(shè)計(jì)法對(duì)數(shù)字系統(tǒng)進(jìn)行設(shè)計(jì)），現(xiàn)代系統(tǒng)設(shè)計(jì)則基于PLD硬件和EDA工具的支持，通過(guò)對(duì)芯片的設(shè)計(jì)完成功能。它采用Top-down 設(shè)計(jì)方法，采用逐級(jí)仿真技術(shù)，以便早發(fā)現(xiàn)問(wèn)題，修改方案，適合多人多任務(wù)的并行工作。EDA實(shí)習(xí)，讓我對(duì)于這一方面產(chǎn)生了濃厚的興趣，通過(guò)自己編程，就可以設(shè)計(jì)自己的芯片，這使得我在學(xué)習(xí)之余，體會(huì)到學(xué)習(xí)的樂(lè)趣，有成就感。實(shí)習(xí)過(guò)程中，使我發(fā)現(xiàn)發(fā)現(xiàn)了自己的不足，及時(shí)的與老師同學(xué)溝通，彌補(bǔ)了知識(shí)上的缺陷，了解了更多。同時(shí)，我明白了很多的知識(shí)點(diǎn)在不同的學(xué)科里都會(huì)重復(fù)出現(xiàn)，或者具有通性，在學(xué)習(xí)知識(shí)的時(shí)候，應(yīng)該注